简易频率特性测试仪 (2).doc

1、摘要 该频率特性测量仪采ARM控制核心，主要由DDS、滤波器、ADC等功能模块组成。其中，数据处理包括了幅频测量以及相频测量部分。实际操作通过ARM控制来实现幅频特性和相频特性的测量，包括参数预置、点测结果的显示，以及用模拟示波器单独或同时显示幅频特性曲线和相频特性曲线。本系统采用FPGA控制的DDS芯片9854实现信号发生电路，频率值与步长均能灵活准确地预置。并用ARM控制显示。被测网络采用RLC，中心频率及带宽均达到要求。用FPGA控制DDS产生两路正交扫频信号,与被测网络经过乘法器后幅度改变,相位改变。经过低通滤波器和ADC转换器，最后又ARM处理显示。【关键词】“DDS” “ARM应用

2、” “FPGA” 目 录1 系统方案.4 1.1 设计任务与要求.4 1.2 系统设计方案.52 系统理论分析与计算.6 2.1 系统原理.6 2.1.1 系统原理图.6 2.1.2 幅频特性产生原理.7 2.1.3 相频特性产生原理.8 2.2 DDS原理.8 2.2.1 基本概念.8 2.2.2 DDS原理框图.8 2.2.3 工作过程.8 2.2.4 频率控制.8 2.2.5 波形存储.9 2.2.6 实现过程.9 2.3 滤波器的设计.9 2.3.1 滤波器方案选择.9 2.3.2 滤波器设计流程图.11 2.3.3 滤波器设计公式.11 2.4 乘法器设计.11 2.4.1 乘法器特

3、性.11 2.4.2 基本理论.12 2.5 AD9288简介.12 2.6 被测网络设计.12 2.6.1 RLC串联谐振电路电路图 .12 2.6.2 RLC设计公式.13 2.7 特性曲线显示.133 电路与程序设计.13 3.1 电路的设计.13 3.1.1 系统总体框图.14 3.1.2 正交扫频信号源.14 3.1.3 乘法器.16 3.1.4 ADC.17 3.2 程序设计.17 3.2.1 程序功能描述与设计思路.17 3.2.2 程序流程图.184 测试方案与测试结果.19 简易频率特性测试仪（E 题）1系统方案本系统主要由DDS模块、被测网络模块、低通滤波器模块、ADC模块

4、、特性显示模块组成，下面分别论证这几个模块的选择。1.1 设计任务与要求1.1.1任务根据零中频正交解调原理，设计并制作一个双端口网络频率特性测试仪，包括幅频特性和相频特性，其示意图如图1所示。1.1.2 要求（1）基本要求 制作一个正交扫频信号源。频率范围为1MHz40MHz，频率稳定度10-4；频率可设置，最小设置单位100kHz。正交信号相位差误差的绝对值5，幅度平衡误差的绝对值5%。信号电压的峰峰值1V，幅度平坦度5%。可扫频输出，扫频范围及频率步进值可设置，最小步进100kHz；要求连续扫频输出，一次扫频时间2s。（2）发挥部分使用基本要求中完成的正交扫频信号源，制作频率特性测试仪。

5、a. 输入阻抗为50，输出阻抗为50；b. 可进行点频测量；幅频测量误差的绝对值0.5dB，相频测量误差的绝对值5；数据显示的分辨率：电压增益0.1dB，相移0.1。制作一个RLC串联谐振电路作为被测网络，如图2所示，其中Ri和Ro分别为频率特性测试仪的输入阻抗和输出阻抗；制作的频率特性测试仪可对其进行线性扫频测量。a. 要求被测网络通带中心频率为20MHz，误差的绝对值5%；有载品质因数为4，误差的绝对值5%；有载最大电压增益-1dB；b. 扫频测量制作的被测网络，显示其中心频率和-3dB带宽，频率数据显示的分辨率为100kHz；c. 扫频测量并显示幅频特性曲线和相频特性曲线，要求具有电压增

6、益、相移和频率坐标刻度。（3） 其他。1.1.3 说明(1)正交扫频信号源必须自制，不能使用商业化DDS开发板或模块等成品，自制电路板上需有明显的覆铜“2013”字样。(2)要求制作的仪器留有正交信号输出测试端口，以及被测网络的输入、输出接入端口。(3)本题中，幅度平衡误差指正交两路信号幅度在同频点上的相对误差，定义为：，其中U2U1。 (4)本题中，幅度平坦度指信号幅度在工作频段内的相对变化量，定义为：。(5)参考图2，本题被测网络电压增益取： (6)幅频特性曲线的纵坐标为电压增益（dB）；相频特性曲线的纵坐标为相移（）；特性曲线的横坐标均为线性频率（Hz）。(7)发挥部分中，一次线性扫频测

7、量完成时间30s。1.2 系统设计方案1） 方案一：采用DSP方式首先给被测网络一个能量脉冲信号X（t），然后分别对被测网络的输出Y（t）和原信号X（t）进行采样，通过对采样数据进行FFT而分别得到Y（jw）和X（jw），两者的比值即为H（jw）。当输入为单位冲击函数时，则输出为系统的单位冲激响应，由于恒等于1，于是就有 由此可得幅频特性和相频特性完整的信息。方案说明：采用这种方法时要制作冲激响应，并对输出响应进行数据采集，再对采集的数据进行FFT以得到。但在实际应用中，不可能得到理想的脉冲，虽然脉冲信号足够窄的信号可以代替，但是比较难以获得。而且此测试方法对软件的计算能力要求比较高，必须采用

8、微机系统，故不采用。2）方案二：直接利用已有信号源系统，比较输入输出首先设计一个扫描信号源，输出频率可步进的正弦信号，作为被测网络的输入信号Vi，网络的输出信号为Vo，信号源输出的频率按步进值递增，在各个频率点上，通过对幅度有效值的测量和A/D就可以得到 Vo和Vi的有效值，两者之比就是该点的频率响应；对Vo和Vi进行过零比较、整形，再进行相位差的测量。Vi的上升沿启动计数，Vo的上升沿停止计数，得到的时间值比上信号的周期，就是该点的相位响应。方案说明： 该方案可利用ARM工具，减少了硬件电路，并且频率可调的信号易于得到，可实现性明显比方案一高。所以，综合比较，最终选择方案一。2. 系统理论分

9、析与计算2.1 系统原理2.1.1 系统原理框图 本系统框图如图3所示。用FPGA控制DDS产生两路扫频信号和，与被测网络经过乘法器后幅度改变为,相位改变为。经过低通滤波器和ADC转换器，经ARM处理。2.1.2幅频特性产生原理DDS产生的两路正交信号，其中I路 与被测网络经过乘法器得再分别和两路正交信号相乘得：I：Q：根据积化和差公式计算得：I：Q：经过低通滤波后得：I: Q：经过ADC转换进入ARM进行计算：从而得到了幅频特性。2.1.3相频特性产生原理根据Q，I的正负号判断所在象限，取反三角函数得到，从而得到相频特性。2.2 DDS原理2.2.1 基本概念DDS(Direct Digit

10、al Frequency Synthesizer)直接数字频率合成器,也可叫DDFS。DDS是从相位的概念直接合成所需波形的一种频率合成技术。不仅可以产生不同频率的正弦波,而且可以控制波形的初始相位。2.2.2 DDS原理框图 （如图4） 图4主要构成：内部：相位累加器，正弦查找表外围：DAC，LPF(低通滤波器)2.2.3 工作过程1, 将存于ROM中的数字波形，经DAC，形成模拟量波形。2, 改变寻址的步长来改变输出信号的频率。 步长即为对数字波形查表的相位增量。由累加器对相位增量进行累加,累加器的值作为查表地址。3, DAC输出的阶梯形波形,经低通滤波，成为模拟波形。2.2.4 频率控制

11、 DDS方程：输出频率，采样时钟，N相位累加器位宽，M频率控制字。2.2.5 波形存储正弦信号相位与幅度的对应关系（如图5） 图5可以将正弦波波形看作一个矢量沿相位圆转动，相位圆对应正弦波一个周期的波形。波形中的每个采样点对应相位圆上的一个相位点。 相位累加器的值作为ROM的地址，读取ROM的相位幅度，实现相位到幅度的转换。 2.2.6 实现过程 2.3 滤波器的设计 2.3.1 滤波器方案选择1） 方案一：LC低通滤波器 LC滤波器是传统的谐波补偿装置，一般是由滤波电容器、电抗器和电阻器适当组合而成，与谐波源并联，除起滤波作用外，还兼顾无功补偿的需要；它是利用电感、电容和电阻的组合设计构成的

12、滤波电路，可滤除某一次或多次谐波，最普通易于采用的无源滤波器结构是将电感与电容串联，可对主要次谐波（3、5、7）构成低阻抗旁路； LC滤波基本形式2）方案二：窗函数 FIR滤波器的设计方法有窗函数法、频率取样法和最优化设计法。其中窗函数法是设计FIR滤波器最简单有效的方法，也是最常用的方法。在本次设计中，低通滤波器的系数是借助于窗函数法完成的。窗函数设计的思想是采用不同有限时宽的窗函数去乘以无限长序列，从而得到有限长序列h(n)。利用加窗函数进行截断和平滑，实现一个物理可实现且具有线性相位的FIR滤波器的设计目的。FIR滤波器的窗函数法设计过程为： 式中：为逼近的理想滤波器频率响应；为理想滤波

13、器的单位脉冲响应，是无限长序列。为获取实际应用的FIR滤波，需将截断，用有限长的h(n)近似表示，用窗函数可以得到h(n)= *，最后得到实际FIR滤波的频率响应H(ej)。设计常用的窗函数有矩形窗、汉宁窗、海明窗、凯撒窗等。矩形窗是一种比较容易实现的窗，本设计选择矩形窗实现。所以，综合比较，最终选择方案一。2.3.2 滤波器设计电路图U1U2U4U32.3.3 滤波器设计公式带宽B=45MHz.综上所述，可以得到一般公式：2.4 乘法器设计 2.4.1 乘法器特征 基本功能是w=xy+z，它满足最少外部器件要求，0.1%建立时间为20 ns，直流耦合输出电压简化使用，差分输入阻抗高，由xyz

14、输入。低频放大噪声：50nv./HZ。2.4.2基本理论 乘法器基于传统的形式，拥有跨导线性的核心，支持三线xyz的线性电压转换，是可以驱驱动负载输出的放大器。分母的电压u由新设计的参考源提供，充分利用超低噪声性能。下图是原理框图。2.5 AD9288简介AD9288是一款双核8位单芯片采样模数转换器（ADC），内置片内采样保持电路，专门针对低成本、低功耗、小尺寸和易用性进行了优化。AD9288采用100 MSPS转换速率工作，在整个工作范围内都具有出色的动态性能。每个通道均可以独立工作。AD9288只需一个3 V（2.7 V至3.6 V）单电源和一个编码时钟就能充分发挥工作性能。对于大多数应

15、用来说，无需外部基准电压源或驱动器件。数字输出为TTL/CMOS兼容，单独的输出电源引脚支持3.3 V或2.5 V逻辑接口。编码输入为TTL/CMOS兼容，8位数字输出可以采用+3 V（2.5 V至3.6 V）电源供电。用户可选项提供各种省电模式、数字数据格式和数字数据定时方案组合。在省电模式下，数字输出被置为高阻状态。AD9288采用先进的CMOS工艺制造，提供48引脚表面贴装塑料封装（7x7 mm、1.4 mm 48引脚LQFP），额定温度范围为-40C至+85C工业温度范围。引脚排列设计可实现10位升级。2.6 被测网络设计2.6.1 RLC串联谐振电路电路图 （如图9）图92.6.2

16、RLC设计公式 1.幅频响应2相频特性当时，电路处于串联谐振状态谐振角频率为：谐振频率为：在L和C为定值的条件下，Q值仅决定于回路电阻R的大小。2.7 特性曲线显示点频显示：3.电路与程序设计 3.1 电路的设计 3.1.1系统总体框图 3.1.2 正交扫频信号源（1）电路原理图 图9正交扫频信号源采用AD9854,用FPGA产生两路正交扫频信号。（2） 方案选择1） 方案一：选用AD9851AD9851芯片是AD公司采用先进CMOS技术生产的最高时钟为180MHz、高集成度直接数字式频率合成器件。它由一个高速DDS,一个高速、高性能DAC以及比较器等构成一个完全数字控制可编程频率合成器,其时

17、钟输入端内置一个6倍频乘法器,并且具有时钟产生功能。AD9851的原理框图如图2所示,可将其用作一个高精度可编程的数字频率合成器和时钟生成器。当参考时钟源的频率精度很高时,其输出数字化的模拟正弦波的频率和相位都很稳定。生成的正弦波经滤波后可直接用作频率源,也可通过内部的比较器转换成方波作时钟源。AD9851共包含40位控制码(D39D0),其作用是:(1)D39D35相位调制码,用来控制AD9851的相位调制量。(2)D34控制电源模式。(3)D33是逻辑电平,一般选择逻辑0。(4)D32是6倍频选择,为1启用。(5)D31D0,用来控制AD9851输出的频率。这32位频率控制码是由输入的频率

18、值转换过来的。当系统输入时钟频率为180MHz时,其输出频率分辨率接近0.04Hz。2）方案二：选用AD9854AD9854数字频率合成器是一款高度集成的器件，采用先进的DDS技术，内置两个高速、高性能正交DAC，共同构成一个数字可编程I与Q频率合成器。以精密时钟源作为基准时，AD9854能产生高度稳定的频率-相位、振幅可编程正弦和余弦输出，可用作通信、雷达和其它许多应用中的捷变LO。创新型高速DDS内核可提供48位频率分辨率（使用300 MHz SYSCLK时，调谐分辨率为1 Hz）。保持17位则可确保该器件具有出色的无杂散动态范围(SFDR)。AD9854的电路架构允许产生频率最高达150

19、 MHz的同步正交输出信号，该输出信号能以最高每秒1亿新频率的速率进行数字式调谐。内部比较器可以将（经过外部滤波的）正弦波输出转换为方波，用于捷变时钟发生器应用。该器件提供两个14位相位寄存器和一个单引脚用于BPSK操作。针对更高阶PSK操作，利用I/O接口可以实现相位变化。12位I与Q DAC与创新的DDS架构配合，可提供出色的宽带和窄带输出无杂散动态范围(SFDR)。如果不需要正交功能，也可以将Q DAC配置为用户可编程控制DAC。配置比较器时，12位控制DAC还有助于在高速时钟发生器应用中控制静态占空比。两个12位数字乘法器可以对正交输出进行可编程振幅调制、开关输出形键控和精密振幅控制。

20、该器件还具有线性调频(Chirp)功能，便于宽带宽扫频应用。AD9854具有可编程4至20 REFCLK乘法器电路，可以利用频率较低的外部基准时钟在内部产生300 MHz系统时钟，这样用户实现300 MHz系统时钟源时，既节省了费用，又解决了难题。 单端或差分输入也能直接处理300 MHz时钟速率。该器件支持单引脚、传统FSK和频谱质量增强的频率渐变FSK。AD9854利用先进的0.35 m CMOS技术实现这一高级功能，同时采用3.3 V单电源供电。AD9854与单音频率合成器AD9852引脚兼容，额定温度范围为40C至+85C工业温度范围。 综上所述，9851需要用两片输出正交信号，而98

21、54只需一片。因此，我们选用AD9854。3.1.3 乘法器（1）电路原理图(2)AD835的原理特性乘法器AD835可以实现250MHz带宽内的混频，这对于我们的设计完全满足要求。而且其输出幅度在不同频率值时相对稳定，外围电路也相对简单，不需要进行复杂的调零调试，只需要对Z的直流输入进行相对调整即可。 其中W=XY+Z。但是AD835对小信号的乘法较高，不易产生输出新的频率分量；鉴于此，对X和Y的输入幅度也做了相应的调整，例如本机振荡信号的输入fL经过了减法器进行调整使之变成双极性信号，同时由于减法器具有的一定衰减作用，把的本机振荡信号fL幅度减到mV 级，使AD835获得了最佳想成效果。3.1.4 ADC（1） 电路原理图(2)ADC的原理特性采用9288芯片，原理特性见2.5节 AD9288简介 3.2 程序设计3.2.1 程序功能描述与设计思路（1） FPGA控制输出 用FPGA控制DDS产生两路正交扫频信号,与被测网络经过乘法器后幅度改变,相位改变。经过低通滤波器和ADC转换器，最后又ARM处理显示。（2） ARM控制显示当用户发出命令时，系统经过连续传输数据，点频采集，频率设置再对接收到的数据进行处理，之后进行曲线的显示。3.2.2 程序流程图4 测试方案与测试结果19