数字电路课程设计.doc

1、设计目的（1） 掌握BCD码十进制、六十进制、二十四进制计数器的设计方法（2） 掌握CPLD/FPGA的层次化设计方法（3） 学习VHDL基本逻辑电路的综合设计应用（4） 掌握各芯片的逻辑功能及使用方法（5） 进一步掌握数字钟的设计方法和和计数器相互级联的方法。（6） 进一步掌握数字系统的设计和数字系统功能的测试方法。（7） 进一步掌握数字系统的制作和布线方法。设计分析设计指标1 数字钟具有显示时、分、秒的功能，其中时可以是十二进制，也可以是二十四进制，分秒均为六十进制。有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间。输出都为BCD码。2 有驱动7段共阴极LED数码管的七段译码输

2、出和片选信号输出。3 计时过程具有报时功能，当当分位计数到59分时，秒为51、53、55、57时，产生低音的报时驱动信号，59时为高音。设计要求1.画出电路原理图（或仿真电路图）；2.元器件及参数选择，有相关原器件清单；3.制作要求 自行装配和调试，并能发现问题和解决问题。4.编写设计报告 写出设计与制作的全过程，附上有关资料和图纸，有心得体会。总体概要设计数字钟按步骤划分分为信号产生电路（震荡电路）、计数电路、校对电路、驱动电路（译码驱动）和显示电路（数码管）。数字钟电路也可按工作单元划分：信号发生单元、信号计数单元、信号校对单元以及报时单元。其中信号计数单元分位秒计数单元、分计数单元、时计

3、数单元以及日期计数单元。下面是整体设计框图。数码管数码管数码管数码管数码管数码管数码管译码驱动译码驱动译码驱动译码驱动译码驱动译码驱动译码驱动秒个位计数秒十位计数分个位计数分十位计数时个位计数时十位计数日位计数调分控制电路调时控制电路分频器分频器振荡器图1 数字钟的组成框图数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。电路设计1.单元电路设计信号发生单元电路设计 利用555集成定时器构造多谐振荡器来实现信号发生电路。如图：电容C1放电时间为：t1=R2*C1

4、*ln2，充电时间为：t2=（R1+R2）*C1*ln2，则其震荡频率为f=10/(t1+t2)。选择合适的R1、R2、C1值可使f=1HZ。 555构成的多谐振荡器信号计数单元秒计数单元选用两块74LS162芯片和一块74LS10（三输入与非门）采用同步式清零的方法完成六十进制。当秒钟的个位芯片的输出QA=QD=1，十位芯片QA=QC=1时通过三输入与非门在清零端加低电平，待下一个脉冲到来时使计数器输出全部归零并进位。分计数单元同样选用秒计数单元的元件和连接方法时计数单元选用两块74LS162芯片和一块74LS10采用同步式清零的方法完成24进制。当时钟个位芯片的输出QC=QA=1，十位芯片

5、的输出QB=1时通过三输入与非门在清零端加低电平，待下一个脉冲到来时使计数器输出全部归零并进位。日期计时单元由于显示的是星期，所以为七进制则选用一块74LS162/一块74LS10和一块CD4511芯片预置的方法来完成。当芯片的输出端QA=QB=QC时，通过与非门在待下一个预置端加低电平，脉冲到来时使计数器输出预置值。将预置端设置为A=1，B=C=D=0来实现预置为1.同时将预置值接入CD4511芯片的LT/端使输入为六时跳跃为8，不显示7，以此来完成星期1到8（不计7）的计数。下面是计数单元的电路图。计数单元电路图报时单元当时间到达为XX时59分51秒时蜂鸣器开始响一次，并持续一秒停一秒，这

6、样连续响五次。在59分50秒到59秒之间，秒的个位计数，十位输出为0101,；个位输出为1001，十位输出为0101。而秒的个位QA计数过程中输出在0和1之间转。对此，把分的十位的QC、QA，分的个位的QD、QA，秒的十位的QC、QA和秒的个位的QA相与非作为控制与非门的开关，从而控制蜂鸣器的响和停。电路图如下： 蜂鸣单元电路图译码驱动电路译码驱动电路将计数器输出的8421BCD码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。数码管数码管通常有发光二极管（LED）数码管和液晶（LCD）数码管，本设计采用的为数码管。各单元模块设计和分析振荡器电路振荡器是构成数字式时钟的

7、核心，它保证了时钟的走时准确及稳定时间计数单元时间计数单元有时计数、分计数和秒计数等几个部分。时计数单元一般为24进制计数器计数器，其输出为两位8421BCD码形式；分计数和秒计数单元为进制计数器，其输出也为8421BCD码。译码驱动及显示单元整点报时电路总结设计过程中遇到的问题及其解决方法。在检测面包板状况的过程中，出现本该相通的地方被断了的导线堵塞，用镊子将其挑出。在检测74LS162路的过程中发现有两个数码管显示的数字是没有规律的（不是从0到9的显示），正是由于我们布线的整齐简明，经过检查发现是74LS162两跟译码线与显示管脚连接出错，交换，就OK了！在连接晶振的过程中，晶振起振，但是

8、输出的脉冲明显不是1HZ的，对照设计电路检查，发现CD4511管脚接错，接上3号管脚，一切OK！。在制作报时电路的过程中，发现蜂鸣器在57分59秒的时候就开始报时，后经检测电路发现是由于把74LS10引脚的芯片来接，以至接线都错位，重新接线后能正常报时。在布置地线和5V电压线时，不甚把两线接到了一起，导致整个板没法工作。经认真的检查，排除了问题！设计体会在此次的数字钟设计过程中，更进一步地熟悉了芯片的结构及掌握了各芯片的工作原理和其具体的使用方法。在连接六进制、十进制、六十进制的进位及十二进制的接法中，要求熟悉逻辑电路及其芯片各引脚的功能，那么在电路出错时便能准确地找出错误所在并及时纠正了。在设计电路中，往往是先仿真后连接实物图，但有时候仿真和电路连接并不是完全一致的，例如仿真的连接示意图中，往往没有接高电平的16脚或14脚以及接低电平的7脚或8脚，因此在实际的电路连接中往往容易遗漏。在设计电路的连接图中出错的主要原因都是接线和芯片的接触不良以及接线的错误所引起的。