基于FPGA的数字滤波器.doc

1、 学士学位论文论文题目: 基于FPGA的数字滤波器设计 院 (部)名 称: 电气信息工程学院 学 生 姓 名: 专 业: 测控技术与仪器 学 号: 指导教师姓名: 摘要本论文设计了一个基于FPGA（现场可编程逻辑门阵列）FIR（有限脉冲响应）31阶低通滤波器，通带截止频率为0.1MHz，通带波纹最大1dB，阻带最小衰减-50dB，数据的输入输出宽度为8位，采样频率5MHz。滤波器分为模拟滤波器和数字滤波器，在信号系统邻域中，一般除了A/D转换前期的滤波和D/A转换后的滤波使用模拟滤波器，基本上其他的滤波一般优先考虑数字滤波器。数字滤波器与模拟滤波器相比有许多的优点：频域易控制，性能指标好；容易

2、实现线性相位的系统，而且稳定，基本上不受外界影响；可重用性和灵活性比较高，只需编程就可以修改其特性，设计周期短。数字滤波是推动数字信号处理与相关芯片快速发展的一个要素。本论文的FPGA芯片选用Altera公司Cyclone2系列的EP2C8Q208C8N芯片，模数转换使用ADC9280，数模转换使用DAC9708，来实现数字滤波器，FPGA与ASIC、DSP相比，具有明显的优势，在功耗，体积，成本都优于ASIC、DSP，并且处理效率高，可编程性好，并行处理能力非常强，能完成DSP很难完成的许多功能。本论文首先简单的介绍数字滤波器、FIR滤波器、FIR的窗口函数选择以及FPGA分布式算法的实现，

3、并对系统硬件各功能模块进行了说明；然后根据系统总体设计的要求指标，使用MATLAB来设计确定系数，因为FPGA不能表示浮点数，所以对系数进行了量化，使用verilog HDL硬件语言编程，Modelsim进行功能仿真；最后使用实物来验证结果，并达到预期的目的。关键词：FPGA，FIR滤波器，MATLAB，分布式算法IABSTRACTIn this thesis, the FIR(Finite Impulse Response )31 -order low-pass filter based on FPGA(programmable logic device),passband cutoff f

4、requency of 0.1MHz,the maximum passband ripple 1dB,stopband minimum attenuation -50dB, input data The output width is 8,the sampling frequency 5MHz.Filter into the analog and digital filters,in the neighborhood of the signal system,generally in addition to A/D conversion using the analog filter pre-

5、 filter filtering and D/A conversion,substantially the other digital filtering is generally preferred filter.Compared with the analog filter digital filter has many advantages: easy to control the frequency domain,a good performance;easy to achieve linear phase systems,and stable,essentially free fr

6、om outside influence;reusability and flexibility is relatively high,only programming can be required to modify its properties,short design cycle.Digital filtering is an important element to promote the rapid development of digital signal processing and related chips.In this paper, Alteras FPGA chip

7、selection Cyclone2 series EP2C8Q208C8N chips,analog to digital conversion using ADC9280,digital to analog conversion using the DAC9708,to implement digital filters,FPGA compared to ASIC,DSP,has obvious advantages in power consumption, size,costs are better than ASIC, DSP,and high efficiency,good pro

8、grammable parallel processing capability is very strong,able to complete many of the features DSP difficult to accomplish.This paper first introduces,digital FIR filter and FIR filters and window function selection and FPGA distributed algorithms,and system hardware of the functional modules are des

9、cribed;then index system according to the requirements of the overall design,the use of MATLAB to designed to determine the coefficients can not be represented.Key words:FPGA,FIR filter,MATLAB,Distributed algorithmsV目录前 言1第1章 系统总的设计21.1 系统设计任务与要求21.1.1 系统设计任务21.1.2 系统设计要求21.2 重点研究内容与实现方法31.2.1 重点研究内

10、容31.2.2 实现途径及方法3第2章 数字滤波器简述与实现方法42.1 数字滤波器概述42.1.1 数字滤波器的分类42.1.2 数字滤波器的技术要求42.2 FIR滤波器的概述52.2.1 FIR滤波器的相位特性62.2.2 FIR滤波器的网络结构72.3 FIR滤波器的实现方法92.3.1 FIR滤波器的设计92.3.2 FIR滤波器FPGA的实现方法12第3章 系统硬件各功能模块153.1 系统硬件概述153.2 各功能模块的描述153.2.1 主控模块153.2.2 配置数据存储器件173.2.3模数转换ADC173.2.4 数模转换DAC19第4章 系数确定与功能模块实现214.1

11、 FIR滤波器的系数214.1.1 FIR滤波器的系数确定与验证214.1.2 FIR滤波器系数的量化244.2 功能模块的实现254.2.1 编程语言Verilog HDL254.2.2 模数转换与数模转换254.2.3 FIR功能模块26第5章 功能仿真与实物测试275.1 Modelsim功能仿真275.2 实物功能测试功能295.2.1 Quartus II295.2.2 实物的测试31结论33致谢34参考文献35附录1：Quartus II综合的功能结构图36附录2：源程序37附录3：英文原文54附录4：中文译文62北方民族大学学士学位论文 基于FPGA的数字滤波器设计前 言随着数字

12、信号处理理论的快速发展和数字信号处理器的产生，信号处理的面貌彻底改变了，并广泛应用在各个领域，而且对系统的实时信号处理要求越来越高，所以对滤波器的处理速度，宽带等性能要求也不断地要提高，即滤波器的好坏直接影响系统的稳定性和后续的处理。根据单位脉冲响应的不同，数字滤波器进一步又分为有限脉冲响应（FIR）滤波器和无限脉冲响应（IIR）滤波器两大类，如果在相同的设计要求下，IIR方式滤波器的计算量比较少，但线性相位响应不是很理想，并且系统也不稳定，FIR方式的滤波器计算工作量比较大，但是能设计任意幅频特性的滤波器，并且保证了良好的线性相位特性和稳定的系统，所以研究FIR滤波器技术具有及其重要的意义。

13、如今FPGA成为数字信号处理系统的主流器件，尤其是在数字通信、网络、视频和图像处理等相关的领域。现在的FPGA芯片不仅包含查找表、寄存器、多路复用器和分布式块存储器结构，而且还嵌入了专用的快速加法器、乘法器和输入与输出设备等。FPGA芯片高速并行的运算能力非常强具，因而它就顺其自然的成为高性能数字信号处理的理想器件。数字滤波器在FPGA中实现的方法不同对所耗FPGA的资源就不同，而且对滤波器的性能影响也有很大。其中有限脉冲响应（FIR）滤波器能设计任意幅频特性的同时还能保证严格的相位关系。在语音等数据传送中得到广泛应用。对于信号的处理实现一般分为两大类，一类是软件实现，使用一些高级的语言MAT

14、LAB,C/C+等，可以在计算机上实现，它主要用于数学的处理和相关的仿真，但实时性差。另一种就是硬件实现，目前硬件的实现的方式为：可编程DSP芯片是实现，但由于固定的硬件结构和流水等级，在应用上有一定的限制，并且就同一公司的不同系列的DSP芯片，编程指令也会有所不同，大大提高了开发周期；采用专用的集成电路ASIC来实现，它体积小保密性好，性能高，灵活性极差，开发成本高；采用可编程逻辑器件（CPLD/FPGA）它具有灵活的可编程逻辑，信号处理实时性好，开发周期短与开发成本低的优点。34第1章 系统总的设计1.1 系统设计任务与要求1.1.1 系统设计任务本设计中的数字滤波器，采用Altera公司

15、Cyclone2系列的EP2C8Q208C8N芯片来实现。用AD9280对复合的低频和高频模拟信号进行采集，经过通过EP2C8Q208C8N进行处理滤掉高频模拟信号，最后通过DA9708输出。图1-1为系统总方框图系统示意图。图1-1 系统示意图1.1.2 系统设计要求1、本文设计需要设计的数字滤波器的性能指标如下：a. 数字滤波器的类型：FIR低通滤波器。b. 输入输出数据的位宽：8位。c. 通带截止频率：0.1M。d. 采样频率：5M。e. 最小通带波纹：1dB。f. 最小阻带衰减：-50dB。2、根据设计指标要求，详细分析FIR低通滤波器设计需求，来进一步分析进行FIR滤波器的实现方法和

16、设计思路。在完成FIR低通滤波器实现方法和设计思路后，利用MATLAB工具箱中的信号处理工具（FDATool）求出FIR滤波器的脉冲响应，并用Simlink验证滤波器的性能是否达到要求，并选择使用FPGA来实现FIR滤波器的方法，最终用veriolg DHL语言来编程实现，通过Modelsim功能仿真，QuartusII编译，最后使用FPGA与A/D、D/A，信号源和示波器进行测试验证设计的结果。1.2 重点研究内容与实现方法1.2.1 重点研究内容设计的内容包括FIR低通滤波器的系数确定、FIR滤波器FPGA的实现方法设计、软件设计及实物的功能测试。系数确定主要包括设计出符合设计性能指标的滤

17、波器，并用MATLAB求出滤波器的系数；软件设计部分主要是MATLAB验证、根据算法实现的方法编写verilog HDL代码程序，以及Modelsim和Quartus II的功能仿真和编译引脚分配；实物验证是把符合性能指标的信号从复合信号中提取出来，滤除掉不需要的信号。1.2.2 实现途径及方法本设计任务主要通过查找相关资料、进行设计需求的分析、FIR滤波器的系数确定，以及FPGA的FIR滤波器的实现方法。通过MATLAB、Modelsim软件进行性能和功能的仿真，最后根据实物来验证设计的性能结果。第2章 数字滤波器简述与实现方法2.1 数字滤波器概述2.1.1 数字滤波器的分类数字滤波器用线

18、性常系数差分方程表示为1:（2.1）等效的域传递函数表示为1:（2.2）如果中至少有一个不为零，则域的系统函数至少会有一个不为零极点，此时单位脉冲响应无限长，那么该滤波器称为无限脉冲响应数字滤波器（IIR），IIR滤波器相位是非线性的，但得到比较好的幅度特性；如果的值全为零；则域的系统函数只有零点，此时单位脉冲响应有限长，那么该滤波器称为有限脉冲响应数字滤波器（FIR)1。FIR滤波器相位是线性的，因而广泛应用。2.1.2 数字滤波器的技术要求假设，的傅里叶变换存在，则数字滤波器的输入输出频率响应为：(2.3)数字滤波器按幅频特性分为低通、高通、带通、带阻四种基本类型，本设计为低通1。图2-1

19、为数字滤波器（低通滤波器）的幅度特性。图2-1 数字滤波器（低通滤波器）的幅度特性通带截止频率，阻带截止频率，通带波纹，阻带波纹通带波纹(2.4)阻带衰减(2.5)滤波器最好设计成频率分量衰减到ADC检测不到的电压，由于B位的线性ADC，阻带最小衰减通常为(2.6)本设计选用FIR滤波器来实现。设计中所用的ADC为8位，可算出为-50dB。2.2 FIR滤波器的概述FIR滤波器时域中的线性常系数差分方程表示为：(2.7)：为FIR滤波器的阶数，也叫滤波器的抽头数；h(k):第k级的抽头系数（单位脉冲响应）；x(n-k):延时第k个的抽头输入信号2；等效的域传递函数表示为:(2.8)FIR有四种

20、基本类型结构：直接型、级联型、线性相位型与频率采样型1。2.2.1 FIR滤波器的相位特性FIR滤波器有一个重要的性质线性相位，就是系统的相移和频率成一定的比例，可以达到无失真的传输，且其脉冲响应呈现一定的对称条件。假设脉冲响应长度为N，即=或=。若N为偶数，中心对称点在(N-1)/2和N/2之间，若N为奇数时，中心点在N/2处。按照N的奇偶值和h(n)的奇偶对称性，FIR分为4种类型：1、h(n)为偶对称，N为奇数+(2.9)的幅值关于w=0、2成偶对称，四种滤波器都可设计。2、h(n)为偶对称，N为偶数(2.10)的幅值关于w=成奇对称，不适合设计高通滤波器。3、h(n)为奇对称，N为奇数

21、(2.11)的幅值关于w=0、2成奇对称，不适合设计高通、低通滤波器。4、h(n)为奇对称，N为偶数(2.12)在w=0、2时为0，不适合设计低通滤波器。2.2.2 FIR滤波器的网络结构FIR直接形式的网络结构如图2-2所示:图2-2 FIR直接形式的网络结构其差分表示形式：(2.13)利用转置定理不同结构的对应不同的网络结构如下：1、第一类网络结构，h(n)为偶对称，N为奇数网络结构，如图2-3所示:图2-3 h(n)为偶对称，N为奇数网络结构其差分表示形式：(2.14)2、第一类网络结构，h(n)为偶对称，N为偶数网络结构，如图2-4所示:图2-4 h(n)为偶对称，N为偶数网络结构其差

22、分表示形式：(2.15)3、第二类网络结构，h(n)为奇对称，N为奇数网络结构，如图2-4所示:图2-5 h(n)为奇对称，N为奇数网络结构其差分表示形式：(2.16)4、第二类网络结构，h(n)为奇对称，N为偶数网络结构，如图2-3所示:图2-6 h(n)为奇对称，N为偶数网络结构其差分表示形式：(2.17)本设计FIR为线性相位滤波器，偶对称，点数为偶数，即奇数阶。这样可以将输入信号对称相加，目的为减少设计所耗的资源。2.3 FIR滤波器的实现方法2.3.1 FIR滤波器的设计设计FIR滤波器就是需找一个传递函数(2.18)来逼近，逼近的方法有三种，即窗口设计法（时域）、频率采样法（频域）

23、、最优化设计（等波纹）。本论文采用窗口设计法，窗口设计法也就是逼近理想的单位脉冲响应的一种方法，根据傅里叶反变换得：(2.19)理想的单位脉冲响应是一般是无限长序列，而且是非因果的，所以直接截取一段来代替，但这样存在吉布斯（Gibbs）现象，结果不是令人满意。窗口设计法就是用窗口函数乘以理想单位脉冲响应得到有限脉冲响应即，其中及N）点，得到(2.20)d.选择适当的窗口函数，根据计算出单位脉冲响应。e.分析频谱，是否满足要求，不满足则适当改变窗口函数的形式和长度，重 复以上过程可得到满意的结果为止。2.3.2 FIR滤波器FPGA的实现方法1、FPGA滤波器的串行实现根据FIR滤波器的关系式，

24、FIR滤波器实质是一个乘累加运算。每完成一次滤波就需要进行N次乘法和(N-1)的加法，一次乘累加运算的次数由滤波器的阶数决定,N越大完成一次所需的时钟就越多，不易设计高速滤波器，但是占用资源少。如图2-8为基本串行结构。图2-8 基本的串行结构2、FPGA滤波器的并行实现并行结构可以实现在一个时钟周期内完成一次滤波，速度快，但器件的延迟性大，并行结构主要是使用多个的加法器和乘法器的并行处理，所以占用资源大，如果再加上适当的寄存器可以使其工作在跟高的频率下。如图2-9 为基本并行结构。图2-9 基本并行结构3、FPGA滤波器的分布式算法实现在上个世纪的70年代Croisie提出了分布式算法DA(

25、Distributed Arithmetic)，因为其特别适合FPGA来实现，所以最后到Xilinx公司在FPGA中使用了查找表(LUT)后，分布式算法才被广泛应用在FPGA中。FIR滤波器的每一次滤波器的输出y可以看做是输入的x和系数h的内积，其表达式如下：(2.21)输入的数据可以用B+1的补码表示，即(2.22)因为系数h是常量，所以内积y可以表示为(2.23)计算，就是用查表法来实现，然后再相应的加权，最后输出。分布式算法不仅速度快，而且占用资源少。如图2-10基本分布式结构。图2-10基本分布式结构使用LUT实现分布式算法时，LUT的规模会随着N的增加呈现2的幂次增长，如果所涉及的滤

26、波器系数h(n)过多，则查找表的规模就变得十分庞大。为了能减小查表的规模，可以利用分隔表的方法来计算。利用查找表分隔技术和流水线技术可大大减小设计的规模，同时也并不会降低滤波速度。DA算法来实现FlR滤波器与传统算法相比，DA算法可极大地减少硬件的资源，并很容易实现流水线的处理，来提高的滤波速度。一般在设计滤波器时，如果对资源成本要求比较高时，再根据滤波器的速度指标，一般会选择串行结构实现或着DA结构实现滤波器；但当对速度要求表较高时，根据资源要求，一般会选择并行实现结构或着DA结构实现。在大多数应用设计中，则一般采用DA结构实现。本设计采用DA结构来实现31阶低通滤波器，图2-11为本设计的

27、分布式结构图。图2-11改进后的分布式结构第3章 系统硬件各功能模块3.1 系统硬件概述本设计中用到器件为主控制器件（EP2C8Q208C8N）、配置数据存储器件（EPCS4）、模数转换器件（ADC9280）、数模转化器件（DAC9708），单运算放大器（OPA627）。本章主要以这几个器件为中心介绍本设计中的硬件电路结构。3.2 各功能模块的描述3.2.1 主控模块本设计中的主控制模块是以Altera公司Cyclone2系列的EP2C8Q208C8N芯片来实现。1、EP2C8Q208C8N芯片的系统时钟采用50M晶振，复位电路加0.1uF电容消除复位信号中的抖动，图3-1 EP2C8Q208

28、C8N芯片的系统时钟、复位电路。图3-1 EP2C8Q208C8N芯片的系统时钟、复位电路2、配置下载方式a.主动配置方式（AS）：是FPGA与EPCS串行配置芯片来配合使用，它与FPGA的接口有四根信号线即:串行时钟(DCLK)输入、控制信号(ASDI)输入、片选信号(nCS)、串行数据(DATA)输出。在FPGA器件上电时，FPGA作为主机，读取EPCS器件中FPGA的配置数据，本设计EP2C8Q208C8N中MSEL0与MSEL1接地即AS(20M）为了配合EPCS4，1个时钟周期传送1位数据14。图3-2为AS配置下载接口。图3-2 AS配置下载接口b.被动配置方式（PS）：FPGA作

29、为从机，被动接受其他设备或控制器控制，在此过程中FPGA只是输出一些状态信号来配合配置过程；在PS模式下，需要配置时钟(DCLK)，配置数据(DATA0)，配置命令(nCONFIG)，状态信号(nSTATUS)，配置完成指示(CONF_DONE)这五个信号来完成配置过程14。数据在1个时钟周期传送1位数据。c.JTAG配置方式：使用JTAG进行配置可以使用Altera的下载电缆，也可以用其它控制器模拟JTAG的时序来进行配置；JTAG由四个接口信号测试数据输入（TDI）、测试数据输出线（TDO）、模式选择（TMS）和测试时钟（TCK）14，以及一个可选的TRST构成。JTAG方式方便调试。图3

30、-3为JTAG配置下载接口。图3-3 JTAG配置下载接口3.2.2 配置数据存储器件FPGA在正常的工作时候，配置数据是存储在SRAM中的，加电时候要重新下载。也就是FPGA的配置数据需要外部设备或控制器提供，一般cyclone2配置数据存储器件为EPCS，而本设计使用的存储器件为EPCS4，图3-4为EPCS4与EP2C8Q208C8N的引脚接口图。图3-4 EPCS4与EP2C8Q208C8N的引脚接口3.2.3模数转换ADC1、AD9280本设计采用的AD芯片是AD9280 ，该芯片是一款8位32 MSPS采样的模数转换器，一个单时钟的输入来控制芯片所有内部转换周期。数据的输出格式是标

31、准二进制格式。该芯片可与供电电压范围是+2.7 V到+5.5 V ，工温度规定工作在工业级（-40至+85）的范围内。AD9280的时钟信号不能太高，否则会降低采样性能，表3-1为AD9280的采样精度与时钟信号的关系。表3-1 AD9280的采样精度与时钟信号的关系CLAMPOFFSET8us1LBS4us0 hh(i)=hh(i); else hh(i)=hh(i)+2width; endend4.2 功能模块的实现4.2.1 编程语言Verilog HDL本设计的编程语言采用Verilog HDL，它是一种形式化描述数字电路系统的语言。Verilog HDL支持硬件的设计开发，验证，综合

32、，测试，数据传输，维护修改等。Verilog HDL是数字系统设计的主要语言，硬件设计开发的基础。1995年12月，IEEE制定了Verilog HDL的标准IEEE 1364199513。它是各类设计工具在许多抽象层次上都以标准文本格式描述数字系统，并且简单直观丰富有效率。因为其丰富的功能，verilog HD基本上已经成为数字系统设计首选的语言。4.2.2 模数转换与数模转换本设计中的模数转换与数模转换器件时钟信号10MHz由FPGA锁相环（PLL）产生，图4-9为Quartus II中PLL功能模块图。图4-9 PLL功能模块图本设计中FIR功能模块处理的都是有符号的数据，所以要对模数转

33、换后的数据以及FIR功能模块得到的数据要做相应处理。也就是本设计中的ADC的采样电压0V2V，对应的输出数据为0255，所对采样得到的数据减去128再提供给FIR工模块。同样DAC输出数据为0255时电压输出为-1V1V，而FIR功能模块输出为有符号的8位数据，所以对FIR模块输出的数据加128在送给DAC输出。这样输出的电压才能达到预期的结果。4.2.3 FIR功能模块本设计中的FIR功能模块的工作频率为50MHz，采用改进后的分布式算法实现，完成一次滤波消耗10个时钟周期，即FIR功能模块的采样率为5MHz，图4-10为Quartus II中FIR功能模块图；图4-10 FIR功能模块图图

34、4-11 查表功能模块图第5章 功能仿真与实物测试5.1 Modelsim功能仿真ModelSim是Mentor公司的HDL语言仿真软件，支持Verilog HDL和VHDL混合仿真的仿真器。是FPGA/ASIC设计的一种仿真软件。使用Modelsim对verilog HDL设计的FIR滤波器的模块进行功能仿真，验证其是否达到预期效果。仿真步骤分为以下几步：第一步，使用MATLAB分别产生，0.1M、0.35M、与0.1M与0.35M的正弦混合信号。为了方便直接采样1000个点，并量化为8位有符号的十六进制数，保存在cos.txt文档中。以0.1M与0.35M的混合信号为例，使用MATLAB的

35、产生波形的代码如下：clc;clear all;fs=5e6;%5M的采样率fc=0.1e6;%所要产生的信号频率fc2=0.35e6;%所要产生的信号频率ts=1/fs;%采样周期m=1000;%采样点数t=ts:ts:m*ts;%采样时间范围cos_wave=0.5*cos(2*pi*fc*t)+0.5*cos(2*pi*fc2*t);%混合信号的频率cos_wave=round(cos_wave*(27-1);%量化取整cos_dat=zeros(1,length(cos_wave);%产生同样长度的数组%符号的表示for i=1:length(cos_wave); if cos_wave(i)=0;%正数不变 cos_dat(i)=cos_wave(i); else cos_dat(i)=cos_wave(i)+28;%负数补码表示 endendcos_dat=cos_dat;%列行转置cos_dat=dec2hex(cos_dat);%十进制转换为十六进制第二步，使用verilog HDL编写仿真频率信号，即调用MATLAB产生的采样数