数字频率计的设计 (3).doc

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1、 目 录 第一章 课程设计任务及要求11.课设说明书要求1 第二章 课程设计思路12.课程设计原理12.1.1方案设计思路12.2论述方案的各部分工作原理32.2.1时基电路3第三章 设计方案的图表133.1设计原理图133.2元件清单15第一章 课程设计任务及要求1.课设说明书要求1.说明题目的设计电路图、仿真结果、硬件焊接和调试过程。2.详细介绍运用的理论知识和电路图设计过程。3.绘制电路图并对硬件调试过程进行详细的分析。第二章 课程设计思路2.课程设计原理2.1.1方案设计思路交流电信号或脉冲信号的频率是指单位时间内产生的电振动的次数或脉冲个数。用数学模型可表示为：f=Error! No

2、 bookmark name given.式中f频率。N电振动次数或脉冲数。t产生N次电振动或脉冲所需要的时间。首先必须把各种被测信号通过放大整形电路，使其成为规矩的数字信号，以便于计数器计数。实现频率测量的另一必备环节是时基电路。所谓时基电路，就是产生时间标准信号的电路装置。通常要求精确稳定，所以采用1MHz或5MHz石英晶体振荡器做成标准时间信号发生器。一般计数器则采用十位计数器，N进制的计数器也就是N分频器，其N进位信号也可作为N分频信号。如图2.1.a所示为数字频率计系统原理总框图，被测量信号经过放大与整形电路传入十进制计数器，变成其所要求的信号，此时数字频率计与被测信号的频率相同，时

3、基电路提供标准时间基准信号，此时利用所获得的基准信号来触发控制电路，进而得到一定宽度的闸门信号，当1s信号传入时，闸门开通，被测量的脉冲信号通过闸门，其计数器开始计数，当1s信号结束时闸门关闭，停止计数。根据公式得被测信号的频率f=NHz。逻辑控制电路数码显示器译码器锁存器计数器闸门电路放大与整形电路时基电路VX图2.1.a 数字频率计系统原理方框图逻辑控制电路的一个重要的作用是在每次采样后还要封锁主控门和时基信号输入，使计数器显示的数字停留一段时间，以便观测和读取数据。简而言之，控制电路的任务就是打开主控门计数，关上主控门显示，然后清零，这个过程不断重复进行。控制电路如图3.1.b所示：图2

4、.1.b 逻辑控制电路2.2论述方案的各部分工作原理2.2.1 CD4017C芯片CMOS集成电路CD4017C采用标准的双列直插式脚塑封，它的引脚排列如图1所示。CC4017 是国标型号，它与国外同类产品CD4017 在逻辑功能、引出端和电参数等方面完全相同，可以直接互换。CD40171C 内部逻辑电原理图如图 1-2 所示。它是由十进制计数器电路和时序译码电路两部分组成。其中的 D 触发器 FlF5 构成了十进制约翰逊计数器，门电路 514构成了时序译码电路。约翰逊汁数器的结构比较简单它实质上是一种串行移位寄存器。除了第 3 个触发器是通过门电路15、16 构成的组合逻辑电路作用于 F3

5、的 D3 端以外，其余各级均是将前一级触发器的输出端连接到后一级触发器的输入端 D 的，计数器最后级的 Q5 端连接到第一级的 D1 端。这种计数器具有编码可靠，工作速度快、译码简单，只需由二输入瑞的与门即可译码，且译码输出无过渡脉冲干扰等特点。通常只有译码选中的那个输出端为高电平，其余输出端均为低电平。 约翰逊计数器状态如表1-1所示。当加上清零脉冲后，Q1Q5 均“0”，由于 Q1 的数据输入端 D1 是 Q5 输出的反码，因此, 输入第个时钟脉冲后，Q1 即为“ l ”，这时 Q2 - Q5 均依次进行移位输出，Ql 的输出移至 Q2，Q2的输出移至Q3。如果继续输入脉冲，则 Q1 为新

6、的 Q5，Q2Q5 仍然依次移位输出，这样就得到了表 l l 的状态及图 l 3 的波形CD4017 有 3 个输入端：复位清零端 R，当在 R 端加高电平或正脉冲时，计数器清零，在所有输出中，只有对应“0”状态的 Q0 输出高电平，其余输出均为低电平：时钟输入端 CP 和 CE，其中 CP 端用于上升沿计数，CE 端用于下降沿计数，这两个输入端的内部逻辑电路如图 2 所示。由图 2 可见，CP 和 CE 还有互锁的关系，即利用 CP 计数时，CE 端要接低电平：利用 CE 计数时，CP端要接高电平。反之则形成互锁。在“R” 端加上高电平或正脉冲日子，计数器中各计数单元 F1 F5 均被置零，

7、计数器为“00000 ”状态。 CD4017 有 10 个译码输出端 Q0 Q9，它仍随时钟脉冲的输入而依次出现高电平，见图 3。此外，为了级联方便，还设有进位输出端 QC，每输入 10 个时钟脉冲，就可得到一个进位输出脉冲，所以QC 可作为下一级计数器的时钟信号。从上述分析中可以看出，CD4017(它的基本功能是对“CP”端输入脉冲的个数进行十进制计 数，并按照输入脉冲的个数顺序将脉冲分配在 Yo Y9 这十个输出端，计满十个数后计数器复零，同时输出个进位脉冲。我们只要掌握了这些基本功能就能设计出千姿百态的应用电路来。2.2.2 CD40110-十进制加减计数器/锁存/七段 40110为十进

8、制可逆计数器/锁存器/译码器/驱动器，具有加减计数，计数器状态锁存，七段显示译码输出等功能。 40110有 2个计数时钟输入端CPU和 CPD分别用作加计数时钟输入和减计数时钟输入。由于电路内部有一个时钟信号预处理逻辑，因此当一个时钟输入端计数工作时，另一个时钟输入端可以是任意状态。 40110的进位输出 CO和借位输出 BO一般为高电平，当计数器从09时，BO输出负脉冲；从90时 CO输出负脉冲。在多片级联时，只需要将CO和 BO分别接至下级 40110的 CPU和 CPD端，就可组成多位计数器。 引出端符号： BO 借位输出端 CO 进位输出端 CPD 减计数器时钟输入端CPU 加计数器时

9、钟输入端 CR 清除端 /CT 计数允许端 /LE 锁存器预置端 VDD 正电源 Vss 地 Ya6g 锁存译码输出端 引出端排列：第三章 设计方案的图表 3.1设计原理图根据系统框图，方案论证，设计数字频率计系统原理图如下图3.3.1所示。在多谐振荡器中，电路从暂稳态过渡带另一个状态，其“触发”信号是由电路内部电容充（放）电提供的，因此无需外部触发脉冲。暂稳态持续的时间是脉冲电路的主要参数，它与电路的阻容原件取值有关。电路中RC电路充、放电过程对相应门输入电平的影响是分析电路的关键。图中根据课题要求，电路采用555定时器组成的多谐振荡器，为获得较为稳定的时间基准信号，用来准确的控制主控门的开

10、启时间。被测信号首先通过放大整形电路进行整形，使其得到所需的整形信号，晶体振荡器的输出信号经整形和分频器逐级分频后，可获得各种事件基准。计数器是最常用的时序电路之一，计数器的种类不胜枚举，按触发器动作分类，可分为同步计数器和异步计数器；按计数数值增减分类，可分为加计数器、减计数器和可逆计数器；按编码分类，又可分为二进制码计数器、BCD码技术区、循环码计数器。此设计采用十进制计数器进行计数。通过时基选择开关，将所选用的时基信号作为控制电路的触发信号（用8位寄存器，实际上就是触发器构成的计数器，它可以循环位移一个1电平，也可以循环位移一个0电平）,再将信号传入逻辑控制电路中，控制电路输出接往主控门

11、，该输出端仅在所选时间基准内维持高电平，使主控门开启，被测信号在采样时间内通过主控门，进入十进制计数器计数，计数器数值由数字显示器在数字频率计面板上显示出来。此即为所测信号之频率值。译码器是组合逻辑电路的一个重要的器件，其可以分为：变量译码和显示译码两类。它们的工作原理和分析设计方法大同小异，其中二进制译码器、二-十进制译码器和显示译码器是三种最典型，使用十分广泛的译码电路。显示译码器，一般是将一种编码译成十进制码或特定的编码，并通过显示器件将译码器的状态显示出来。本设计译码显示器则采用十进制74LS48来实现，其作用是把BCD码表示的十进制数转换成能驱动数码管正常显示的段信号，以获得数字显示

12、。图3.1 数字频率计原理图本设计主要基于CD40110,设计的秒、分时钟电路CD40110 内部集成了计数、译码、锁存器的功能，因此可以省去一些译码芯片，内部有加法器与减法器两种功能，都是十进制的图中的1Hz的信号，可经过555多谐振荡产生，也可以通过晶振32768经过分频得到，也可以通过把市电经过50分频得到还可以加入时间调整，报时模块3.2元件清单见下表3.2为元件清单列表表3.2元件清单原件序号型号主要参数数量备注15551定时器2CD401104十进制可逆计数器/锁存器/译码器/驱动器3CD40171约翰逊计数器4R5.1K1电阻5R510K8电阻6R10K1电阻7R1K1电阻8&3与非门9C1000pF2电解电容10C100F1电解电容11C0.1F1电解电容12LED2二极管13RW10K1可变电阻