高速PCB设计培训教材.doc

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1、高速PCB设计指南 目录 一、1、PCB布线2、PCB布局3、高速PCB设计二、1、高密度（HD）电路设计2、抗干扰技术3、PCB的可靠性设计4、电磁兼容性和PCB设计约束三、1、改进电路设计规程提高可测性2、混合信号PCB的分区设计3、蛇形走线的作用4、确保信号完整性的电路板设计准则四、1、印制电路板的可靠性设计五、1、DSP系统的降噪技术2、POWERPCB在PCB设计中的应用技术3、PCB互连设计过程中最大程度降低RF效应的基本方法六、1、混合信号电路板的设计准则2、分区设计3、RF产品设计过程中降低信号耦合的PCB布线技巧七、1、PCB的基本概念2、避免混合讯号系统的设计陷阱3、信号隔

2、离技术4、高速数字系统的串音控制八、1、掌握IC封装的特性以达到最佳EMI抑制性能2、实现PCB高效自动布线的设计技巧和要点3、布局布线技术的发展注：以上内容均来自网上资料，不是很系统，但是对有些问题的分析还比较具体。由于是文档格式，所以缺图和表格。另外，可能有小部分内容重复。高速PCB设计指南之一第一篇 PCB布线在PCB设计中，布线是完成产品设计的重要步骤，可以说前面的准备工作都是为它而做的， 在整个PCB中，以布线的设计过程限定最高，技巧最细、工作量最大。PCB布线有单面布线、 双面布线及多层布线。布线的方式也有两种：自动布线及交互式布线，在自动布线之前， 可以用交互式预先对要求比较严格

3、的线进行布线，输入端与输出端的边线应避免相邻平行， 以免产生反射干扰。必要时应加地线隔离，两相邻层的布线要互相垂直，平行容易产生寄生耦合。 自动布线的布通率，依赖于良好的布局，布线规则可以预先设定， 包括走线的弯曲次数、导通孔的数目、步进的数目等。一般先进行探索式布经线，快速地把短线连通， 然后进行迷宫式布线，先把要布的连线进行全局的布线路径优化，它可以根据需要断开已布的线。 并试着重新再布线，以改进总体效果。对目前高密度的PCB设计已感觉到贯通孔不太适应了， 它浪费了许多宝贵的布线通道，为解决这一矛盾，出现了盲孔和埋孔技术，它不仅完成了导通孔的作用， 还省出许多布线通道使布线过程完成得更加方

4、便，更加流畅，更为完善，PCB 板的设计过程是一个复杂而又简单的过程，要想很好地掌握它，还需广大电子工程设计人员去自已体会， 才能得到其中的真谛。 1 电源、地线的处理既使在整个PCB板中的布线完成得都很好，但由于电源、 地线的考虑不周到而引起的干扰，会使产品的性能下降，有时甚至影响到产品的成功率。所以对电、 地线的布线要认真对待，把电、地线所产生的噪音干扰降到最低限度，以保证产品的质量。对每个从事电子产品设计的工程人员来说都明白地线与电源线之间噪音所产生的原因， 现只对降低式抑制噪音作以表述：（1）、众所周知的是在电源、地线之间加上去耦电容。（2）、尽量加宽电源、地线宽度，最好是地线比电源线

5、宽，它们的关系是：地线电源线信号线，通常信号线宽为：0.20.3mm,最经细宽度可达0.050.07mm,电源线为1.22.5 mm 对数字电路的PCB可用宽的地导线组成一个回路, 即构成一个地网来使用(模拟电路的地不能这样使用) （3）、用大面积铜层作地线用,在印制板上把没被用上的地方都与地相连接作为地线用。或是做成多层板，电源，地线各占用一层。2 数字电路与模拟电路的共地处理现在有许多PCB不再是单一功能电路（数字或模拟电路），而是由数字电路和模拟电路混合构成的。因此在布线时就需要考虑它们之间互相干扰问题，特别是地线上的噪音干扰。数字电路的频率高，模拟电路的敏感度强，对信号线来说，高频的信

6、号线尽可能远离敏感的模拟电路器件，对地线来说，整人PCB对外界只有一个结点，所以必须在PCB内部进行处理数、模共地的问题，而在板内部数字地和模拟地实际上是分开的它们之间互不相连，只是在PCB与外界连接的接口处（如插头等）。数字地与模拟地有一点短接，请注意，只有一个连接点。也有在PCB上不共地的，这由系统设计来决定。3 信号线布在电（地）层上在多层印制板布线时，由于在信号线层没有布完的线剩下已经不多，再多加层数就会造成浪费也会给生产增加一定的工作量，成本也相应增加了，为解决这个矛盾，可以考虑在电（地）层上进行布线。首先应考虑用电源层，其次才是地层。因为最好是保留地层的完整性。4 大面积导体中连接

7、腿的处理在大面积的接地（电）中，常用元器件的腿与其连接，对连接腿的处理需要进行综合的考虑，就电气性能而言，元件腿的焊盘与铜面满接为好，但对元件的焊接装配就存在一些不良隐患如：焊接需要大功率加热器。容易造成虚焊点。所以兼顾电气性能与工艺需要，做成十字花焊盘，称之为热隔离（heat shield）俗称热焊盘（Thermal），这样，可使在焊接时因截面过分散热而产生虚焊点的可能性大大减少。多层板的接电（地）层腿的处理相同。5 布线中网络系统的作用在许多CAD系统中，布线是依据网络系统决定的。网格过密，通路虽然有所增加，但步进太小，图场的数据量过大，这必然对设备的存贮空间有更高的要求，同时也对象计算机

8、类电子产品的运算速度有极大的影响。而有些通路是无效的，如被元件腿的焊盘占用的或被安装孔、定们孔所占用的等。网格过疏，通路太少对布通率的影响极大。所以要有一个疏密合理的网格系统来支持布线的进行。标准元器件两腿之间的距离为0.1英寸(2.54mm),所以网格系统的基础一般就定为0.1英寸(2.54 mm)或小于0.1英寸的整倍数，如：0.05英寸、0.025英寸、0.02英寸等。6 设计规则检查（DRC）布线设计完成后，需认真检查布线设计是否符合设计者所制定的规则，同时也需确认所制定的规则是否符合印制板生产工艺的需求，一般检查有如下几个方面：（1）、线与线，线与元件焊盘，线与贯通孔，元件焊盘与贯通

9、孔，贯通孔与贯通孔之间的距离是否合理，是否满足生产要求。 （2）、电源线和地线的宽度是否合适，电源与地线之间是否紧耦合（低的波阻抗）？在PCB中是否还有能让地线加宽的地方。 （3）、对于关键的信号线是否采取了最佳措施，如长度最短，加保护线，输入线及输出线被明显地分开。 （4）、模拟电路和数字电路部分，是否有各自独立的地线。 （5）后加在PCB中的图形（如图标、注标）是否会造成信号短路。 （6）对一些不理想的线形进行修改。 （7）、在PCB上是否加有工艺线？阻焊是否符合生产工艺的要求，阻焊尺寸是否合适，字符标志是否压在器件焊盘上，以免影响电装质量。 （8）、多层板中的电源地层的外框边缘是否缩小，

10、如电源地层的铜箔露出板外容易造成短路。第二篇 PCB布局在设计中，布局是一个重要的环节。布局结果的好坏将直接影响布线的效果，因此可以这样认为，合理的布局是PCB设计成功的第一步。布局的方式分两种，一种是交互式布局，另一种是自动布局，一般是在自动布局的基础上用交互式布局进行调整，在布局时还可根据走线的情况对门电路进行再分配，将两个门电路进行交换，使其成为便于布线的最佳布局。在布局完成后，还可对设计文件及有关信息进行返回标注于原理图，使得PCB板中的有关信息与原理图相一致，以便在今后的建档、更改设计能同步起来, 同时对模拟的有关信息进行更新，使得能对电路的电气性能及功能进行板级验证。-考虑整体美观

11、一个产品的成功与否，一是要注重内在质量，二是兼顾整体的美观，两者都较完美才能认为该产品是成功的。在一个PCB板上，元件的布局要求要均衡，疏密有序，不能头重脚轻或一头沉。-布局的检查 印制板尺寸是否与加工图纸尺寸相符？能否符合PCB制造工艺要求？有无定位标记？ 元件在二维、三维空间上有无冲突？ 元件布局是否疏密有序，排列整齐？是否全部布完？ 需经常更换的元件能否方便的更换？插件板插入设备是否方便？ 热敏元件与发热元件之间是否有适当的距离？ 调整可调元件是否方便？ 在需要散热的地方，装了散热器没有？空气流是否通畅？ 信号流程是否顺畅且互连最短？ 插头、插座等与机械设计是否矛盾？ 线路的干扰问题是否

12、有所考虑？第三篇 高速PCB设计（一）、电子系统设计所面临的挑战随着系统设计复杂性和集成度的大规模提高，电子系统设计师们正在从事100MHZ以上的电路设计，总线的工作频率也已经达到或者超过50MHZ，有的甚至超过100MHZ。目前约50% 的设计的时钟频率超过50MHz，将近20% 的设计主频超过120MHz。当系统工作在50MHz时，将产生传输线效应和信号的完整性问题；而当系统时钟达到120MHz时，除非使用高速电路设计知识，否则基于传统方法设计的PCB将无法工作。因此，高速电路设计技术已经成为电子系统设计师必须采取的设计手段。只有通过使用高速电路设计师的设计技术，才能实现设计过程的可控性。

13、（二）、什么是高速电路通常认为如果数字逻辑电路的频率达到或者超过45MHZ50MHZ，而且工作在这个频率之上的电路已经占到了整个电子系统一定的份量（比如说），就称为高速电路。实际上，信号边沿的谐波频率比信号本身的频率高，是信号快速变化的上升沿与下降沿（或称信号的跳变）引发了信号传输的非预期结果。因此，通常约定如果线传播延时大于1/2数字信号驱动端的上升时间，则认为此类信号是高速信号并产生传输线效应。 信号的传递发生在信号状态改变的瞬间，如上升或下降时间。信号从驱动端到接收端经过一段固定的时间，如果传输时间小于1/2的上升或下降时间，那么来自接收端的反射信号将在信号改变状态之前到达驱动端。反之，

14、反射信号将在信号改变状态之后到达驱动端。如果反射信号很强，叠加的波形就有可能会改变逻辑状态。（三）、高速信号的确定上面我们定义了传输线效应发生的前提条件，但是如何得知线延时是否大于1/2驱动端的信号上升时间？ 一般地，信号上升时间的典型值可通过器件手册给出，而信号的传播时间在PCB设计中由实际布线长度决定。下图为信号上升时间和允许的布线长度(延时)的对应关系。 PCB 板上每单位英寸的延时为 0.167ns.。但是，如果过孔多，器件管脚多，网线上设置的约束多，延时将增大。通常高速逻辑器件的信号上升时间大约为0.2ns。如果板上有GaAs芯片，则最大布线长度为7.62mm。 设Tr 为信号上升时

15、间， Tpd 为信号线传播延时。如果Tr4Tpd，信号落在安全区域。如果2TpdTr4Tpd，信号落在不确定区域。如果Tr2Tpd，信号落在问题区域。对于落在不确定区域及问题区域的信号，应该使用高速布线方法。 （四）、什么是传输线 PCB板上的走线可等效为下图所示的串联和并联的电容、电阻和电感结构。串联电阻的典型值0.25-0.55 ohms/foot，因为绝缘层的缘故，并联电阻阻值通常很高。将寄生电阻、电容和电感加到实际的PCB连线中之后，连线上的最终阻抗称为特征阻抗Zo。线径越宽，距电源/地越近，或隔离层的介电常数越高，特征阻抗就越小。如果传输线和接收端的阻抗不匹配，那么输出的电流信号和信

16、号最终的稳定状态将不同，这就引起信号在接收端产生反射，这个反射信号将传回信号发射端并再次反射回来。随着能量的减弱反射信号的幅度将减小，直到信号的电压和电流达到稳定。这种效应被称为振荡，信号的振荡在信号的上升沿和下降沿经常可以看到。（五）、传输线效应基于上述定义的传输线模型，归纳起来，传输线会对整个电路设计带来以下效应。 反射信号Reflected signals 延时和时序错误Delay & Timing errors 多次跨越逻辑电平门限错误False Switching 过冲与下冲Overshoot/Undershoot 串扰Induced Noise (or crosstalk) 电磁辐

17、射EMI radiation5.1 反射信号如果一根走线没有被正确终结(终端匹配)，那么来自于驱动端的信号脉冲在接收端被反射，从而引发不预期效应，使信号轮廓失真。当失真变形非常显著时可导致多种错误，引起设计失败。同时，失真变形的信号对噪声的敏感性增加了，也会引起设计失败。如果上述情况没有被足够考虑，EMI将显著增加，这就不单单影响自身设计结果，还会造成整个系统的失败。 反射信号产生的主要原因：过长的走线；未被匹配终结的传输线，过量电容或电感以及阻抗失配。 5.2 延时和时序错误信号延时和时序错误表现为：信号在逻辑电平的高与低门限之间变化时保持一段时间信号不跳变。过多的信号延时可能导致时序错误和

18、器件功能的混乱。通常在有多个接收端时会出现问题。电路设计师必须确定最坏情况下的时间延时以确保设计的正确性。信号延时产生的原因：驱动过载，走线过长。5.3 多次跨越逻辑电平门限错误 信号在跳变的过程中可能多次跨越逻辑电平门限从而导致这一类型的错误。多次跨越逻辑电平门限错误是信号振荡的一种特殊的形式，即信号的振荡发生在逻辑电平门限附近，多次跨越逻辑电平门限会导致逻辑功能紊乱。反射信号产生的原因：过长的走线，未被终结的传输线，过量电容或电感以及阻抗失配。5.4 过冲与下冲 过冲与下冲来源于走线过长或者信号变化太快两方面的原因。虽然大多数元件接收端有输入保护二极管保护，但有时这些过冲电平会远远超过元件

19、电源电压范围，损坏元器件。 5.5 串扰串扰表现为在一根信号线上有信号通过时，在PCB板上与之相邻的信号线上就会感应出相关的信号，我们称之为串扰。信号线距离地线越近，线间距越大，产生的串扰信号越小。异步信号和时钟信号更容易产生串扰。因此解串扰的方法是移开发生串扰的信号或屏蔽被严重干扰的信号。5.6 电磁辐射EMI(Electro-Magnetic Interference)即电磁干扰，产生的问题包含过量的电磁辐射及对电磁辐射的敏感性两方面。EMI表现为当数字系统加电运行时，会对周围环境辐射电磁波，从而干扰周围环境中电子设备的正常工作。它产生的主要原因是电路工作频率太高以及布局布线不合理。目前已

20、有进行 EMI仿真的软件工具，但EMI仿真器都很昂贵，仿真参数和边界条件设置又很困难，这将直接影响仿真结果的准确性和实用性。最通常的做法是将控制EMI的各项设计规则应用在设计的每一环节，实现在设计各环节上的规则驱动和控制。（六）、避免传输线效应的方法针对上述传输线问题所引入的影响，我们从以下几方面谈谈控制这些影响的方法。6.1 严格控制关键网线的走线长度如果设计中有高速跳变的边沿，就必须考虑到在PCB板上存在传输线效应的问题。现在普遍使用的很高时钟频率的快速集成电路芯片更是存在这样的问题。解决这个问题有一些基本原则：如果采用CMOS或TTL电路进行设计，工作频率小于10MHz，布线长度应不大于

21、7英寸。工作频率在50MHz布线长度应不大于1.5英寸。如果工作频率达到或超过75MHz布线长度应在1英寸。对于GaAs芯片最大的布线长度应为0.3英寸。如果超过这个标准，就存在传输线的问题。6.2 合理规划走线的拓扑结构解决传输线效应的另一个方法是选择正确的布线路径和终端拓扑结构。走线的拓扑结构是指一根网线的布线顺序及布线结构。当使用高速逻辑器件时，除非走线分支长度保持很短，否则边沿快速变化的信号将被信号主干走线上的分支走线所扭曲。通常情形下，PCB走线采用两种基本拓扑结构，即菊花链(Daisy Chain)布线和星形(Star)分布。对于菊花链布线，布线从驱动端开始，依次到达各接收端。如果

22、使用串联电阻来改变信号特性，串联电阻的位置应该紧靠驱动端。在控制走线的高次谐波干扰方面，菊花链走线效果最好。但这种走线方式布通率最低，不容易100%布通。实际设计中，我们是使菊花链布线中分支长度尽可能短，安全的长度值应该是：Stub Delay = Trt *0.1.例如，高速TTL电路中的分支端长度应小于1.5英寸。这种拓扑结构占用的布线空间较小并可用单一电阻匹配终结。但是这种走线结构使得在不同的信号接收端信号的接收是不同步的。星形拓扑结构可以有效的避免时钟信号的不同步问题，但在密度很高的PCB板上手工完成布线十分困难。采用自动布线器是完成星型布线的最好的方法。每条分支上都需要终端电阻。终端

23、电阻的阻值应和连线的特征阻抗相匹配。这可通过手工计算，也可通过CAD工具计算出特征阻抗值和终端匹配电阻值。在上面的两个例子中使用了简单的终端电阻，实际中可选择使用更复杂的匹配终端。第一种选择是RC匹配终端。RC匹配终端可以减少功率消耗，但只能使用于信号工作比较稳定的情况。这种方式最适合于对时钟线信号进行匹配处理。其缺点是RC匹配终端中的电容可能影响信号的形状和传播速度。串联电阻匹配终端不会产生额外的功率消耗，但会减慢信号的传输。这种方式用于时间延迟影响不大的总线驱动电路。串联电阻匹配终端的优势还在于可以减少板上器件的使用数量和连线密度。最后一种方式为分离匹配终端，这种方式匹配元件需要放置在接收

24、端附近。其优点是不会拉低信号，并且可以很好的避免噪声。典型的用于TTL输入信号(ACT, HCT, FAST)。此外，对于终端匹配电阻的封装型式和安装型式也必须考虑。通常SMD表面贴装电阻比通孔元件具有较低的电感，所以SMD封装元件成为首选。如果选择普通直插电阻也有两种安装方式可选：垂直方式和水平方式。垂直安装方式中电阻的一条安装管脚很短，可以减少电阻和电路板间的热阻，使电阻的热量更加容易散发到空气中。但较长的垂直安装会增加电阻的电感。水平安装方式因安装较低有更低的电感。但过热的电阻会出现漂移，在最坏的情况下电阻成为开路，造成PCB走线终结匹配失效，成为潜在的失败因素。6.3 抑止电磁干扰的方

25、法很好地解决信号完整性问题将改善PCB板的电磁兼容性(EMC)。其中非常重要的是保证PCB板有很好的接地。对复杂的设计采用一个信号层配一个地线层是十分有效的方法。此外，使电路板的最外层信号的密度最小也是减少电磁辐射的好方法，这种方法可采用表面积层技术Build-up设计制做PCB来实现。表面积层通过在普通工艺 PCB 上增加薄绝缘层和用于贯穿这些层的微孔的组合来实现 ，电阻和电容可埋在表层下，单位面积上的走线密度会增加近一倍，因而可降低 PCB的体积。PCB 面积的缩小对走线的拓扑结构有巨大的影响，这意味着缩小的电流回路，缩小的分支走线长度，而电磁辐射近似正比于电流回路的面积；同时小体积特征意

26、味着高密度引脚封装器件可以被使用，这又使得连线长度下降，从而电流回路减小，提高电磁兼容特性。6.4 其它可采用技术为减小集成电路芯片电源上的电压瞬时过冲，应该为集成电路芯片添加去耦电容。这可以有效去除电源上的毛刺的影响并减少在印制板上的电源环路的辐射。当去耦电容直接连接在集成电路的电源管腿上而不是连接在电源层上时，其平滑毛刺的效果最好。这就是为什么有一些器件插座上带有去耦电容，而有的器件要求去耦电容距器件的距离要足够的小。任何高速和高功耗的器件应尽量放置在一起以减少电源电压瞬时过冲。如果没有电源层，那么长的电源连线会在信号和回路间形成环路，成为辐射源和易感应电路。走线构成一个不穿过同一网线或其

27、它走线的环路的情况称为开环。如果环路穿过同一网线其它走线则构成闭环。两种情况都会形成天线效应(线天线和环形天线)。天线对外产生EMI辐射，同时自身也是敏感电路。闭环是一个必须考虑的问题，因为它产生的辐射与闭环面积近似成正比。结束语高速电路设计是一个非常复杂的设计过程，ZUKEN公司的高速电路布线算法(Route Editor)和EMC/EMI分析软件(INCASES,Hot-Stage)应用于分析和发现问题。本文所阐述的方法就是专门针对解决这些高速电路设计问题的。此外，在进行高速电路设计时有多个因素需要加以考虑，这些因素有时互相对立。如高速器件布局时位置靠近，虽可以减少延时，但可能产生串扰和显

28、著的热效应。因此在设计中，需权衡各因素，做出全面的折衷考虑；既满足设计要求，又降低设计复杂度。高速PCB设计手段的采用构成了设计过程的可控性，只有可控的，才是可靠的，也才能是成功的！高速PCB设计指南之二第一篇 高密度(HD)电路的设计本文介绍，许多人把芯片规模的封装看作是由便携式电子产品所需的空间限制的一个可行的解决方案，它同时满足这些产品更高功能与性能的要求。为便携式产品的高密度电路设计应该为装配工艺着想。当为今天价值推动的市场开发电子产品时，性能与可靠性是最优先考虑的。为了在这个市场上竞争，开发者还必须注重装配的效率，因为这样可以控制制造成本。电子产品的技术进步和不断增长的复杂性正产生对

29、更高密度电路制造方法的需求。当设计要求表面贴装、密间距和向量封装的集成电路时，可能要求具有较细的线宽和较密间隔的更高密度电路板。可是，展望未来，一些已经在供应微型旁路孔、序列组装电路板的公司正大量投资来扩大能力。这些公司认识到便携式电子产品对更小封装的目前趋势。单是通信与个人计算产品工业就足以领导全球的市场。高密度电子产品的开发者越来越受到几个因素的挑战：物理复杂元件上更密的引脚间隔、财力贴装必须很精密、和环境许多塑料封装吸潮，造成装配处理期间的破裂。物理因素也包括安装工艺的复杂性与最终产品的可靠性。进一步的财政决定必须考虑产品将如何制造和装配设备效率。较脆弱的引脚元件，如与与引脚间距的 ，可

30、能在维护一个持续的装配工艺合格率方面向装配专家提出一个挑战。最成功的开发计划是那些已经实行工艺认证的电路板设计指引和工艺认证的焊盘几何形状。在环境上，焊盘几何形状可能不同，它基于所用的安装电子零件的焊接类型。可能的时候，焊盘形状应该以一种对使用的安装工艺透明的方式来定义。不管零件是安装在板的一面或两面、经受波峰、回流或其它焊接，焊盘与零件尺寸应该优化，以保证适当的焊接点与检查标准。虽然焊盘图案是在尺寸上定义的，并且因为它是印制板电路几何形状的一部分，它们受到可生产性水平和与电镀、腐蚀、装配或其它条件有关的公差的限制。生产性方面也与阻焊层的使用和在阻焊与导体图案之间的对齐定位有关。 1、焊盘的要

31、求 国际电子技术委员会 的标准认识到对焊接圆角或焊盘凸起条件的不同目标的需要。这个新的国际标准确认两个为开发焊盘形状提供信息的基本方法：)基于工业元件规格、电路板制造和元件贴装精度能力的准确资料。这些焊盘形状局限于一个特定的元件，有一个标识焊盘形状的编号。)一些方程式可用来改变给定的信息，以达到一个更稳健的焊接连接，这是用于一些特殊的情况，在这些情况中用于贴装或安装设备比在决定焊盘细节时所假设的精度有或多或少的差别。该标准为用于贴装各种引脚或元件端子的焊盘定义了最大、中等和最小材料情况。除非另外标明，这个标准将所有三中“希望目标”标记为一级、二级或三级。一级：最大 用于低密度产品应用，“最大”

32、焊盘条件用于波峰或流动焊接无引脚的片状元件和有引脚的翅形元件。为这些元件以及向内的型引脚元件配置的几何形状可以为手工焊接和回流焊接提供一个较宽的工艺窗口。二级：中等 具有中等水平元件密度的产品可以考虑采用这个“中等”的焊盘几何形状。与标准焊盘几何形状非常相似，为所有元件类型配置的中等焊盘将为回流焊接工艺提供一个稳健的焊接条件，并且应该为无引脚元件和翅形引脚类元件的波峰或流动焊接提供适当的条件。三级：最小 具有高元件密度的产品通常是便携式产品应用可以考虑“最小”焊盘几何形状。最小焊盘几何形状的选择可能不适合于所有的产品。在采用最小的焊盘形状之前，使用这应该考虑产品的限制条件，基于表格中所示的条件

33、进行试验。 在中所提供的以及在中所配置的焊盘几何形状应该接纳元件公差和工艺变量。虽然在标准中的焊盘已经为使用者的多数装配应用提供一个稳健的界面，但是一些公司已经表示了对采用最小焊盘几何形状的需要，以用于便携式电子产品和其它独特的高密度应用。国际焊盘标准()了解到更高零件密度应用的要求，并提供用于特殊产品类型的焊盘几何形状的信息。这些信息的目的是要提供适当的表面贴装焊盘的尺寸、形状和公差，以保证适当焊接圆角的足够区域，也允许对这些焊接点的检查、测试和返工。图一和表一所描述的典型的三类焊盘几何形状是为每一类元件所提供的：最大焊盘(一级)、中等焊盘(二级)和最小焊盘(三级)。 图一、两个端子的、矩形

34、电容与电阻元件的IEC标准可以不同以满足特殊产品应用 焊盘特性 最大一级 中等二级 最小三级 脚趾-焊盘突出 0.6 0.4 0.2 脚跟-焊盘突出 0.0 0.0 0.0 侧面-焊盘突出 0.1 0.0 0.0 开井余量 0.5 0.25 0.05 圆整因素 最近0.5 最近0.05 最近0.05 表一、矩形与方形端的元件(陶瓷电容与电阻) (单位:mm) 焊接点的脚趾、脚跟和侧面圆角必须针对元件、电路板和贴装精度偏差的公差平方和。如图二所示，最小的焊接点或焊盘突出是随着公差变量而增加的（表二）。 图二、带状翅形引脚元件的IEC标准定义了三种可能的变量以满足用户的应用 焊盘特性 最大一级 中

35、等二级 最小三级 脚趾-焊盘突出 0.8 0.5 0.2 脚跟-焊盘突出 0.5 0.35 0.2 侧面-焊盘突出 0.05 0.05 0.03 开井余量 0.5 0.25 0.05 圆整因素 最近0.5 最近0.05 最近0.05 表二、平带L形与翅形引脚(大于0.625mm的间距) (单位:mm) 如果这些焊盘的用户希望对贴装和焊接设备有一个更稳健的工艺条件，那么分析中的个别元素可以改变到新的所希望的尺寸条件。这包括元件、板或贴装精度的扩散，以及最小的焊接点或焊盘突出的期望（表，和）。 用于焊盘的轮廓公差方法的方式与元件的类似。所有焊盘公差都是要对每一个焊盘以最大尺寸提供一个预计的焊盘图形

36、。单向公差是要减小焊盘尺寸，因此得当焊接点形成的较小区域。为了使开孔的尺寸标注系统容易，焊盘是跨过内外极限标注尺寸的。在这个标准中，尺寸标注概念使用极限尺寸和几何公差来描述焊盘允许的最大与最小尺寸。当焊盘在其最大尺寸时，结果可能是最小可接受的焊盘之间的间隔；相反，当焊盘在其最小尺寸时，结果可能是最小的可接受焊盘，需要达到可靠的焊接点。这些极限允许判断焊盘通过不通过的条件。假设焊盘几何形状是正确的，并且电路结构的最终都满足所有规定标准，焊接缺陷应该可以减少；尽管如此，焊接缺陷还可能由于材料与工艺变量而发生。为密间距 开发焊盘的设计者必须建立一个可靠的焊接连接所要求的最小脚尖与脚跟，以及在元件封装

37、特征上允许最大与最小或至少的材料条件。 表三、J形引脚 (单位:mm)焊盘特性 最大一级 中等二级 最小三级 脚趾-焊盘突出 0.2 0.2 0.2 脚跟-焊盘突出 0.8 0.6 0.4 侧面-焊盘突出 0.1 0.05 0.0 开井余量 1.5 0.8 0.2 圆整因素 最近0.5 最近0.05 最近0.05 表四、圆柱形端子（MELF） (单位:mm)焊盘特性 最大一级 中等二级 最小三级 脚趾-焊盘突出 1.0 0.4 0.2 脚跟-焊盘突出 0.2 0.1 0.0 侧面-焊盘突出 0.2 0.1 0.0 开井余量 0.2 0.25 0.25 圆整因素 最近0.5 最近0.05 最近0

38、.05 表五、只有底面的端子 (单位:mm)焊盘特性 最大一级 中等二级 最小三级 脚趾-焊盘突出 0.2 0.1 0 脚跟-焊盘突出 0.2 0.1 0 侧面-焊盘突出 0.2 0.1 0 开井余量 0.25 0.1 0.05 圆整因素 最近0.5 最近0.05 最近0.05 表六、内向L形带状引脚 (单位:mm)焊盘特性 最大一级 中等二级 最小三级 脚趾-焊盘突出 0.1 0.1 0.0 脚跟-焊盘突出 1.0 0.5 0.2 侧面-焊盘突出 0.1 0.1 0.1 开井余量 0.5 0.25 0.05 圆整因素 最近0.5 最近0.05 最近0.05 2、BGA与CAP 封装已经发展到

39、满足现在的焊接安装技术。塑料与陶瓷元件具有相对广泛的接触间距（，和），而相对而言，芯片规模的栅格间距为，和。与密间距元件两者相对于密间距引脚框架封装的都不容易损坏，并且标准允许选择性地减少接触点，以满足特殊的输入输出（）要求。当为元件建立接触点布局和引线排列时，封装开发者必须考虑芯片设计以及芯片块的尺寸和形状。在技术引线排列时的另一个要面对的问题是芯片的方向芯片模块的焊盘向上或向下。芯片模块“面朝上”的结构通常是当供应商正在使用（）（内插器）技术时才采用的。 元件构造，以及在其制造中使用的材料结合，不在这个工业标准与指引中定义。每一个制造商都将企图将其特殊的结构胜任用户所定义的应用。例如消费产

40、品可能有一个相对良好的工作环境，而工业或汽车应用的产品经常必须运行在更大的压力条件下。取决于制造所选择材料的物理特性，可能要使用到倒装芯片或引线接合技术。因为芯片安装结构是刚性材料，芯片模块安装座一般以导体定中心，信号从芯片模块焊盘走入接触球的排列矩阵。 在该文件中详细叙述的栅格阵列封装外形在的出版物中提供。方形， 定义一种较小的矩形塑料元件类别，接触点间隔为。该矩阵元件的总的外形规格允许很大的灵活性，如引脚间隔、接触点矩阵布局与构造。 定义各种塑料封装的。方形轮廓覆盖的尺寸从，三种接触点间隔 ，和。 球接触点可以单一的形式分布，行与列排列有双数或单数。虽然排列必须保持对整个封装外形的对称，但

41、是各元件制造商允许在某区域内减少接触点的位置。 3、芯片规模的BGA变量 针对“密间距”和“真正芯片大小”的封装，最近开发的 指引提出许多物理属性，并为封装供应商提供“变量”形式的灵活性。 批准的第一份对密间距元件类别的文件是注册外形，具有基本间距接触点排列的统一方形封装系列。 封装尺寸范围从，总的高度(定义为“薄的轮廓”)限制到从贴装表面最大为。下面的例子代表为将来的标准考虑的一些其它变量。 球间距与球尺寸将也会影响电路布线效率。许多公司已经选择对较低数的不采用间距。较大的球间距可能减轻最终用户对更复杂的印刷电路板()技术的需求。 的接触点排列间隔是推荐最小的。接触点直径规定为，公差范围为最

42、小、最大。可是大多数采用间距的应用将依靠电路的次表面布线。直径上小至的焊盘之间的间隔宽度只够连接一根（）宽度的电路。将许多多余的电源和接地触点分布到矩阵的周围，这样将提供对排列矩阵的有限渗透。这些较高数的应用更可能决定于多层、盲孔或封闭的焊盘上的电镀旁路孔()技术。 4、考虑封装技术 元件的环境与电气性能可能是与封装尺寸一样重要的问题。用于高密度、高应用的封装技术首先必须满足环境标准。例如，那些使用刚性内插器()结构的、由陶瓷或有机基板制造的不能紧密地配合硅芯片的外形。元件四周的引线接合座之间的互连必须流向内面。* 封装结构的一个实际优势是它在硅芯片模块外形内提供所有电气界面的能力。 使用一种

43、高级的聚酰胺薄膜作为其基体结构，并且使用半加成铜电镀工艺来完成芯片上铝接合座与聚酰胺内插器上球接触座之间的互连。依顺材料的独特结合使元件能够忍受极端恶劣的环境。这种封装已经由一些主要的制造商用来满足具有广泛运作环境的应用。 超过家主要的制造商和封装服务提供商已经采用了封装。定义为“面朝下”的封装，元件外形密切配合芯片模块的外形，芯片上的铝接合焊盘放于朝向球接触点和表面的位置。这种结构在工业中有最广泛的认同，因为其建立的基础结构和无比的可靠性。封装的材料与引脚设计的独特系统是在物理上顺应的，补偿了硅芯片与结构的温度膨胀系统的较大差别。 5、安装座计划 推荐给元件的安装座或焊盘的几何形状通常是圆形

44、的，可以调节直径来满足接触点间隔和尺寸的变化。焊盘直径应该不大于封装上接触点或球的直径，经常比球接触点规定的正常直径小。在最后确定焊盘排列与几何形状之前，参考第节或制造商的规格。 有两种方法用来定义安装座：定义焊盘或铜，定义阻焊，如图三所示。图三、的焊盘可以通过化学腐蚀的图案来界定，无阻焊层或有阻焊层叠加在焊盘圆周上（阻焊层界定） 铜定义焊盘图形 通过腐蚀的铜界定焊盘图形。阻焊间隔应该最小离腐蚀的铜焊盘。对要求间隔小于所推荐值的应用，咨询印制板供应商。阻焊定义焊盘图形 如果使用阻焊界定的图形，相应地调整焊盘直径，以保证阻焊的覆盖。元件上的焊盘间隔活间距是“基本的”，因此是不累积的；可是，贴装精

45、度和制造公差必须考虑。如前面所说的，的焊盘一般是圆形的、阻焊界定或腐蚀阻焊脱离焊盘界定的。虽然较大间距的将接纳电路走线的焊盘之间的间隔，较高的元件将依靠电镀旁路孔来将电路走到次表面层。表七所示的焊盘几何形状推荐一个与名义标准接触点或球的直径相等或稍小的直径。 表七、 BGA元件安装的焊盘图形接触点间距（基本的） 标准球直径 焊盘直径 (mm) 最小 名义 最大 最小 - 最大 0.05 0.25 0.30 0.35 0.25-0.30 0.65 0.25 0.30 0.35 0.25-0.30 0.65 0.35 0.40 0.45 0.35-0.40 0.80 0.25 0.30 0.35 0.25-0.30 0