《数字系统VHDL设计》实验指导书.doc

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1、 目 录第一章 EDA实验系统使用说明.11-1 GW48-CK教学实验系统原理与使用介绍11-2实验电路结构图61-3 GW48-CK系统结构图信号名与芯片引脚对照表.17第二章 实验项目21实验一 熟悉MAX+PLUS设计环境21实验二 原理图输入设计8位加法器28实验三 简单组合和时序电路VHDL设计.36实验四 含有控制信号的计数器VHDL设计.37实验五 数码显示电路的VHDL设计.38实验六 状态机设计ADC0809采样控制电路.40附录：实验系统目标板上EPF10K10LC84管脚图43第一章 EDA实验系统使用说明 第一节 GW48-CK教学实验系统原理与使用介绍一、GW48-

2、CK系统使用注意事项 1、闲置不用GW48-CK EDA系统时，关闭电源，拔下电源插头！ 2、在实验中，当选中某种模式后，要按一下复位键，以使系统正式进入该模式工作。 3、换目标芯片时要特别注意，不要插反或插错，也不要带电插拔，确信插对后才能开电源。其它接插口都可带电插拔。 4、若进行DAC0832接口实验，需自行提供-/+12V电源，接入时，请特别注意极性 ！ 5、系统板上的空插座是为单片机AT89C2051准备的，除非进行单片机与FPGA/CPLD的接口实验和开发，平时在此座上不允许插有任何器件，以免与系统上的其它电路发生冲突。单片机与系统的连接情况可参阅以下的附图2-13。该单片机和相应

3、的编程器需自备或另购。 6、对CPLD（如1032E/1048C、95108或7128S等）下载时。最好将系统的电路“模式”切换到“ b”，以便使工作电压尽可能接近5V。GW48系统目标板插座引脚信号图 7、 最好通过对PC机的CMOS的设置，将打印机口的输入输出模式改成“EPP”模式。二、系统工作原理 附表1-1 在线编程坐各引脚与不同PLD公司器件编程下载接口说明PLD公司LATTICEALTERA/ATMELXILINXVANTIS编程座引脚IspLSICPLDFPGACPLDFPGACPLDTCK (1)SCLKTCKDCLKTCKCCLKTCKTDO (3)MODETDOCONF_D

4、ONETDODONETMSTMS (5)ISPENTMSnCONFIGTMS/PROGRAMENABLEnSTA (7)SDOnSTATUSTDOTDI (9)SDITDIDATA0TDIDINTDISEL0GNDVCC*VCC*GNDGNDVCC*SEL1GNDVCC*VCC*VCC*VCC*GND注：VCC旁的 * 号对混合电压FPGA/CPLD，应该是VCCIO 附图1-1为GW48-CK型EDA实验开发系统的功能结构模块图，附图1-2为其板面结构图功能结构模块图。图中所示的各主要功能模块对应于附图1-1的器件位置恰好处于目标芯片适配座B2的下方，由一微控制器担任。其各模块的功能分述如下

5、（这部分内容可选看或不看）： （1) BL1：实验或开发所需的各类基本信号发生模块。其中包括最多至8通道的单次脉冲信号发生器、高低电平信号发生器、BCD码或16进制码（8421码）信号发生器。所有这些信号的发生主要由BL6主控单元产生，并受控于系统板上的8个控制键。 （2) BL5：CPLD/FPGA输出信息显示模块，其中包括直通非译码显示、BCD七段译码显示、16进制全码七段译码显示、两组8位发光管显示、16进制输入信号显示指示、声响信号指示等。同样，所有这些显示形式及形式的变换皆由BL6转换和独立控制。 附图1-1、GW48实验/开发系统功能结构图 （3）在BL6的监控程序中安排了多达12

6、种形式各异的信息矢量分布，即“电路重构软配置”。由此可见，虽然GW48系统从硬件结构上看，是一个完全固定下来的实验系统，但其功能结构却等同于12套实验接口迥异的实验系统（参见第二节）。 （4) BL3：此模块主要是由一目标芯片适配座以及上面的CPLD/FPGA 目标芯片和编程下载电路构成。通过更换目标板，就能对多种目标芯片进行实验。 （5) BL6使GW48系统的应用结构灵活多变，实际应用中，该模块自动读取BL7的选择信息，以确定信息矢量分布。实验前，可根据实验类型，以及所需的CPLD/FPGA 目标芯片的I/O接口位置，从14张实验电路结构图（第二节）中找到相适应的实验系统功能结构，并将该图

7、的编号键入BL7，系统即刻进入了所需要的接口和实验模式。 三、GW48-CK系统主板结构与使用方法 附图1-2为GW48-CK型EDA实验开发系统的主板结构图，该系统的实验电路结构是可控的。即可通过控制接口键SW9，使之改变连接方式以适应不同的实验需要。因而，从物理结构上看，实验板的电路结构是固定的，但其内部的信息流在主控器的控制下，电路结构将发生变化。这种“电路重构软配置”设计方案的目的有3个：1.适应更多的实验与开发项目；2. 适应更多的PLD公司的器件；3. 适应更多的不同封装的FPGA和CPLD器件。系统板面主要部件及其使用方法说明如下（请参看附图1-2）： （1) SW9 ：按动该键

8、能使实验板产生12种不同的实验电路结构。这些结构如第二节的14 张实验电路结构图所示。例如选择了“NO.3”图，须按动系统板上的SW9键，直至数码管SWG9显示“3”，于是系统即进入了NO.3 图所示的实验电路结构。 （2) B2 ：这是一块插于主系统板上的目标芯片适配座。对于不同的目标芯片可配不同的适配座。可用的目标芯片包括目前世界上最大的六家FPGA/CPLD厂商几乎所有CPLD和FPGA 。第三节的表中已列出多种芯片对系统板引脚的对应关系，以利在实验时经常查用。 （3) J3B/J3A：如果仅是作为教学实验之用，系统板上的目标芯片适配座无须拔下，但如果要进行应用系统开发、产品开发、电子设

9、计竞赛等开发实践活动，在系统板上完成初步仿真设计后，就有必要将连有目标芯片的适配座拔下插在自己的应用系统上（如GWDVP板）进行调试测试。为了避免由于需要更新设计程序和编程下载而反复插拔目标芯片适配座，GW48系统设置了一对在线编程下载接口座：J3A和J3B。此接口插座可适用于不同的FPGA/CPLD（注意，1、此接口仅适用于5V工作电源的FPGA和CPLD；2、5V工作电源必须由被下载系统提供）的配置和编程下载。 对于低压FPGA/CPLD，（如EP1K30/50/100、EPF10K30E等，都是2.5V器件），下载接口座必须是另一座：ByteBlasterMV。 (4)混合工作电压使用：

10、对于低压FPGA/CPLD目标器件，在GW48系统上的设计方法与使用方法完全与5V器件一致，只是要对主板的跳线作一选择： 附图1-2 GW48-CK实验开发系统的板面结构图 跳线JV2对芯核电压2.5V或1.8V作选择； 跳线JVCC对芯片I/O电压3.3V(VCCIO)或5V（VCC）作选择，对5V器件，必须选“VCC”。例如，若系统上插的目标器件是EP1K30/50/100或EPF10K30E/50E等，要求将主板上的跳线座“JVCC”短路帽插向“VCCIO”一端；将跳线座“JV2”短路帽插向“+2.5V”一端（如果是5V器件，跳线应插向“VCC”）。 （5) J2 ：此接口通过下载线与微

11、机的打印机口相连。来自PC机的下载控制信号和CPLD/FPGA的目标码将通过J2口，完成对B2上的目标芯片的编程下载。编程电路模块能自动识别不同的CPLD/FPGA芯片，并作出相应的下载适配操作。 （6) 键1键8 ：为实验信号控制键，它在每一张电路图中的功能及其与主系统的连接方式随SW9的模式选择而变，使用中需参照第二节中的电路图。 （7) 数码管18/发光管D1D16 ：它们的连线形式也需参照第二节的电路图。 （8) JP1A/JP1B/JP1C：为时钟频率选择模块。通过短路帽的不同接插方式，使目标芯片获得不同的时钟频率信号。对于JP1C，同时只能插一个短路帽，以便选择输向“CLOCK0”

12、的一种频率。由于CLOCK0可选的频率比较多，所以比较适合于目标芯片对信号频率或周期测量等设计项目的信号输入端。JP1B分三个频率源组，即如系统板所示的“高频组”、“中频组”和“低频组”。它们分别对应三组时钟输入端。例如，将三个短路帽分别插于JP1B座的2Hz、1024Hz和12MHz；而另三个短路帽分别插于JP1A座的CLOCK4、CLOCK7和CLOCK8，这时，输向目标芯片的三个引脚：CLOCK4、CLOCK7和CLOCK8分别获得上述三个信号频率。需要特别注意的是，每一组频率源及其对应时钟输入端，分别只能插一个短路帽。也就是说，通过JP1A/B的组合频率选择，最多只能提供三个时钟频率。

13、 （9) S1：目标芯片的声讯输出，可以通过在JP1B最上端是否插短路帽来选择是否将喇叭接到目标芯片的“SPEAKER”口上，即PIO50。通过此口可以进行奏乐或了解信号的频率。 （10) J7：为PS/2接口。通过此接口，可以将PC机的键盘或鼠标与GW48系统的目标芯片相连，从而完成PS/2通信与控制方面的接口实验。连接方式参见电路结构 “NO.5B”。 （11）J6：为VGA视频接口，通过它可完成目标芯片对VGA显示器的控制。(12) 单片机接口器件：它与目标板的连接方式也已标于主系统板上：连接方式可参见第2节的“实验电路结构 NO.5B”。注意：平时不能插单片机，以防冲突。 （13) J

14、8：为RS-232串行通讯接口。此接口电路是为单片机与PC机通讯准备的，由此可以使PC机、单片机、FPGA/CPLD三者实现双向通信。当目标板上FPGA/CPLD器件需要直接与PC机进行串行通讯时，可参见实验电路结构图NO.5B，将标有“JMCU”处的两个插座的短路帽同时向右插，以使单片机的P3.0和P3.1分别与目标芯片的PIO31和PIO30相接。而当需要使PC机的RS232串行接口与单片机的P3.0和P3.1口相接时，则应将标有“JMCU”处的两个插座的短路帽同时向左插（平时不用时也应保持这个位置）。 （14) AOUT/JP2：利用此电路模块，可以完成FPGA/CPLD目标芯片与D/A

15、转换器的接口实验或相应的开发。它们之间的连接方式可参阅第二节的“实验电路结构 NO.5C” ：D/A的模拟信号的输出接口是“AOUT”。JP2为转换方式和输出方式选择座。如系统板于JP2处所示：1、当短路“D/A锁存”时，则D/A的信号WR将受PIO36信号的控制，完成数据锁存的输入方式；2、当短路“D/A直通”，则D/A的信号WR不受PIO36信号的控制，数据将直通输入；3、当短路“0 to +5”时，D/A的模拟输出幅度处于0至+12V间；4、当短路“-5 to +5”时，D/A的模拟输出幅度处于-12V至+12V间；5、当分别短路“滤波0”与“滤波1”时，D/A的模拟输出将获得不同程度的

16、滤波效果 。另外须注意，进行D/A接口实验时，需要接上正负12伏工作电源，插座在主板的左上角，请注意极性。 （15) ADC0809/AIN0/AIN1：外界模拟信号可以分别通过系统板左下侧的两个输入端“AIN0”和“AIN1”进入A/D转换器ADC0809的输入通道IN0和IN1，ADC0809与目标芯片直接相连。通过适当设计，目标芯片可以完成对ADC0809的工作方式确定、输入端口选择、数据采集与处理等所有控制工作,并可通过系统板提供的译码显示电路，将测得的结果显示出来。此项实验首先需参阅第二节的“实验电路结构NO.5A”有关0809与目标芯片的接口方式，同时了解系统板上的接插方法以及有关

17、0809工作时序和引脚信号功能方面的资料。注意：不用0809时，需将左下角JP2的“A/D禁止”用短路帽短接。 （16) JP2（左下角座）：若将插座JP2的“A/D使能”短路、“A/D禁止”开路，则 将ENABLE(9)与PIO35相接；若使“A/D使能”开路、“A/D禁止”短路，则使ENABLE(9)0，表示禁止0809工作，使它的所有输出端为高阻态。若将插座JP2的“转换结束”短路，则使EOC(7)PIO36，由此可使目标芯片对ADC0809的转换状态进行测控。 （17) VR1/AIN1：VR1电位器，通过它可以产生0V+5V 幅度可调的电压。其输入口是0809的IN1（与外接口AIN

18、1相连，但当AIN1插入外输入插头时，VR1将与IN1自动断开）。若利用VR1产生被测电压，则需使0809的25脚置高电平，即选择IN1通道。 （18) AD574A：就一般的工业应用来说，AD574A属高速高精度A/D器件，应用十分广泛。系统所附的AD574A插座已接成双极性输入方式，信号输入口是AIN0。AD574A内置10V精密参考电压源，输入采样电压范围是 -10V+10V，精度12位，最高位是符号位，转换速度20us（AD574）或10us（AD1674）。接线方式如下表所示：附表1-2 GW48-C系统上AD574/1674引脚端口与目标器件引脚连接对照表AD574端口DB0DB1

19、DB2DB3DB4DB5DB6DB7DB8目标芯片引脚PIO16PIO17PIO18PIO19PIO20PIO21PIO22PIO23PIO40AD574端口DB9DB10DB1112/8CSA0R/CCESTATUS目标芯片引脚PIO41PIO42PIO43PIO34PIO37PIO36PIO35VCC/GNDPIO33使用时，需将系统板上的两个3针座J10/J11短路帽靠右插，以使PIO33与STATUS（PIN28）及AD574的CE（PIN6）与VCC相接。注意：1、使用AD574时要接正负12V电压；2、不用AD574时应将J10/J11的短路帽都靠左插。 （19) AIN0的特殊用

20、法：系统板上设置了一个比较器电路，主要以LM311组成。若与D/A电路相结合，可以将目标器件设计成逐次比较型A/D变换器的控制器件。 （20)SW10：系统复位键。此键是系统板上负责监控的微处理器的复位控制键，同时也与接口单片机AT89C2051的复位端相连。因此，可兼作单片机的复位键。 (21)JS5/JS6：系统板硬件升级备用跳线插座，当需要硬件升级时，有关商家会通知接插方式和使用方法。 （22) J4：电源输出插座，供实验之用。 (23) CON1/2：目标芯片适配座B2的插座，在目标板的下方。两条插座的80个插针的连接信号如附图1-1B所示，此图为用户对此实验开发系统作二次开发提供了条

21、件。此二座的位置设置方式和各端口的信号定义方式与综合电子设计竞赛开发板GWDVP完全兼容！ 举例说明： 若通过键SW9选中了“实验电路结构图NO.1”，这时的GW48系统板所具有的接口方式变为：FPGA/CPLD端口PI/O3128、2724、2320和1916 ，共4组4位二进制I/O端口分别通过一个全译码型的7段译码器输向系统板的7段数码显示器。这样，如果有数据从上述任一组四位输出，就能在数码显示器上显示出相应的数值，其数值对应范围为： FPGA/CPLD输出0000000100101100110111101111数 码 管 显 示012CDEF端口I/O3239分别与8个发光二极管D8D

22、1相连，可作输出显示，高电平亮。还可分别通过键8和键7，发出高低电平输出信号进入端口I/049和48 ；键控输出的高低电平由键前方的发光二极管D16和D15显示，高电平输出为亮。此外，可通过按动键4至键1，分别向FPGA/CPLD的PIO0PIO15输入4位16进制码。每按一次键将递增1，其序列为1，2，9，A，F。注意，对于不同的目标芯片，其引脚的I/O标号数一般是同GW48系统接口电路的PIO标号是一致的，但具体引脚号是不同的。而在逻辑设计中引脚的锁定数必须是该芯片的具体的引脚号。 (24) GW48-CK系统板上接口器件（座）和跳线使用方法参考第二节。 第二节 实验电路结构图 1实验电路

23、信号资源符号图说明结合附图1-3，以下对实验电路结构图中出现的信号资源符号功能作出一些说明： (1）附图1-3a是16进制7段全译码器，它有7位输出，分别接7段数码管的7个显示输入端：a、b、c、d、e、f和g；它的输入端为D、C、B、A，D为最高位，A为最低位。例如，若所标输入的口线为PIO1916，表示PIO19接D、18接C、17接B、16接A。 (2）附图1-3b是高低电平发生器，每按键一次，输出电平由高到低、或由低到高变化一次，且输出为高电平时，所按键对应的发光管变亮，反之不亮。 (3）附图1-3c是16进制码（8421码）发生器，由对应的键控制输出4位2进制构成的1位16进制码，数

24、的范围是00001111，即H0至HF。每按键一次，输出递增1，输出进入目标芯片的4位2进制数将显示在该键对应的数码管上。 (4）直接与7段数码管相连的连接方式的设置是为了便于对7段显示译码器的设计学习。以图NO.2为例，如图所标“PIO46-PIO40接g、f、e、d、c、b、a”表示PIO46、PIO45.PIO40分别与数码管的7段输入g、f、e、d、c、b、a相接。附图1-3 实验电路信号资源符号图 (5）附图1-3d是单次脉冲发生器。每按一次键，输出一个脉冲，与此键对应的发光管也会闪亮一次，时间20ms。 (6）实验电路结构图NO.5、NO.5A、NO.5B、NO.5C和NO.5D是

25、同一种电路结构，只不过是为了清晰起见，将不同的接口方式分别画出而已。由此可见，它们的接线有一些是重合的，因此只能分别进行实验，而实验电路结构图模式都选“5”。 （7）附图1-3e是琴键式信号发生器，当按下键时，输出为高电平，对应的发光管发亮；当松开键时，输出为高电平，此键的功能可用于手动控制脉冲的宽度。具有琴键式信号发生器的实验结构图是NO.3。2. 各实验电路结构图特点与适用范围简述附图1-4 实验电路结构图NO.0（1）结构图NO.0：目标芯片的PIO19至PIO44共8组4位2进制码输出，经7段译码器可显示于实验系统上的8个数码管。键1和键2可分别输出2个四位2进制码。一方面这四位码输入

26、目标芯片的PIO11PIO8和PIO15PIO12，另一方面，可以观察发光管D1至D8来了解输入的数值。例如，当键1控制输入PIO11PIO8的数为HA时，则发光管D4和D2亮，D3和D1灭。电路的键8至键3分别控制一个高低电平信号发生器向目标芯片的PIO7至PIO2输入高电平或低电平，扬声器接在“SPEAKER”上，具体接在哪一引脚要看目标芯片的类型。如目标芯片为FLEX10K10，则扬声器接在“3”引脚上。目标芯片的时时钟输入未在图上标出。例如，目标芯片为XC95108，则输入此芯片的时钟信号有CLOCK0至CLOCK10，共11个可选的输入端，对应的引脚为65至80。此电路可用于设计频率

27、计，周期计，计数器等。附图1-5实验电路结构图NO.1(2）结构图NO.1：适用于作加法器、减法器、比较器或乘法器。如欲设计加法器，可利用键4和键3输入8 位加数；键2和键1输入8位被加数，输入的加数和被加数将显示于对应的数码管4-1，相加的和显示于数码管6和5；可令键8控制此加法器的最低位进位。附图1-6 实验电路结构图NO.2(3）结构图NO.2：可用于作VGA视频接口逻辑设计，或使用4个数码管8-数码管5作7段显示译码方面的实验。附图1-7实验电路结构图NO.3(4）结构图NO.3：特点是有8个琴键式键控发生器，可用于设计八音琴等电路系统。附图1-8 实验电路结构图NO.4(5）结构图N

28、O.4：适合于设计移位寄存器、环形计数器等。电路特点是，当在所设计的逻辑中有串行2进制数从PIO10输出时，若利用键7作为串行输出时钟信号，则PIO10的串行输出数码可以在发光管D8至D1上逐位显示出来，这能很直观地看到串出的数值。附图1-9 实验电路结构图NO.6(6）结构图NO.6：此电路与NO.2相似，但增加了两个4位2进制数发生器，数值分别输入目标芯片的PIO7PIO4和PIO3PIO0。例如，当按键2时，输入PIO7PIO4的数值将显示于对应的数码管2，以便了解输入的数值。附图1-10实验电路结构图NO.7(7）结构图NO.7：此电路适合于设计时钟、定时器、秒表等。因为可利用键8和键

29、5分别控制时钟的清零和设置时间的使能；利用键7、5和1进行时、分、秒的设置。附图1-11 实验电路结构图NO.8(8）结构图NO.8：此电路适用于作并进/串出或串进/并出等工作方式的寄存器、序列检测器、密码锁等逻辑设计。它的特点是利用键2、键1能序置8位2进制数，而键6能发出串行输入脉冲，每按键一次，即发一个单脉冲，则此8位序置数的高位在前，向PIO10串行输入一位，同时能从D8至D1的发光管上看到串形左移的数据，十分形象直观。附图1-12 实验电路结构图NO.9(9）结构图NO.9：若欲验证交通灯控制等类似的逻辑电路，可选此电路结构。附图1-13 实验电路结构图NO.5(10）结构图NO.5

30、：特点有3个单次脉冲发生器。 附图1-14 实验电路结构图NO.5A(11）结构图NO.5A：此电路即为NO.5，可用于完成A/D转换方面的实验。 附图1-15 实验电路结构图NO.5B(12）结构图NO.5B：此电路可用于单片机接口逻辑方面的设计，以及PS/2键盘接口方面的逻辑设计（平时不要把单片机接上，以防口线冲突）。 附图1-16 实验电路结构图NO.B 附图1-17 实验电路结构图NO.5C(13）结构图NO.5C：可用于D/A转换接口实验和比较器LM311的控制实验。附图1-18 实验电路结构图NO.5D(14）结构图NO.5D：可用于串行A/D、D/A及EEPROM的接口实验。在系

31、统板上，图中所列的6类器件只提供了对应的接口座，用户可根据具体使用的需要，自行购买插入，但必须注意：这六种器件以及系统板上的0809在与目标FPGA/CPLD的接口上有复用，因此不能将他们同时都插在系统板上，应根据需要和接线情况分别插上需要的A/D和D/A芯片对，详细情况可参阅结构图NO.5A和NO.5D。(15）当系统上的“模式指示”数码管显示“A”时，系统将变成一台频率计，数码管8将显示“F”，“数码6”至“数码1”显示频率值，最低位单位是Hz。测频输入端为系统板右下角的JP1B插座。可利用的接口器件有以下6类，它们与系统板上的FPGA/CPLD的接口如附图1-18所示： 1、93CXX系

32、列串行EEPROM； 2、24CXX系列串行EEPROM； 3、TLC549串行A/D器件，两针座“ADCC”一端接地，另一端接此器件的模拟输入“AIN”，其参考电压输入由跳线座“JSL”控制，短接“REFI”，获得VCC的分压，约2.5V，若短接“REFO”，则由外部获得参考电压，此电压输入端是六针座“DACC”的“REFIN”端。注意，此端口也是TLC5620的外部参考电压输入端； 4、高速串行A/D器件ADC08031，三针座“8031”的一端接地，另两端分别接差分模拟信号输入“VIN+”和“VIN-”。其参考信号电压输入由三针跳线座“JTL”分别可选2.5V和VCC，注意，此跳线座也决

33、定TLV1572的参考电压输入； 5、超高速串行A/D器件TLV1572，其模拟信号输入端为“JAV”； 6、串行D/A器件TLC5620，其4通道模拟信号输出端为“DACC”，参考信号与TLC549相同。第三节 GW48-CK系统结构图信号名与芯片引脚对照表(表中黑体部分为目标芯片信号名与管脚对照) 结构图上的信号名ispLSI 1032E -PLCC84ispLSI1048E -PQFP128FLEX EPF10K10 -PLCC84XCS05/XCS10 -PLCC84EPM7128S-PL84EPM7160S-PL84引脚号引脚名称引脚号引脚名称引脚号引脚名称引脚号引脚名称引脚号引脚名

34、称PIO026I/O021I/O05I/O03I/O04I/O0PIO127I/O122I/O16I/O14I/O15I/O1PIO228I/O223I/O27I/O25I/O26I/O2PIO329I/O324I/O38I/O36I/O38I/O3PIO430I/O425I/O49I/O47I/O49I/O4PIO531I/O526I/O510I/O58I/O510I/O5PIO632I/O627I/O611I/O69I/O611I/O6PIO733I/O728I/O716I/O710I/O712I/O7PIO834I/O829I/O817I/O813I/O815I/O8PIO935I/O9

35、30I/O918I/O914I/O916I/O9PIO1036I/O1031I/O1019I/O1015I/O1017I/O10PIO1137I/O1132I/O1121I/O1116I/O1118I/O11PIO1238I/O1234I/O1222I/O1217I/O1220I/O12PIO1339I/O1335I/O1323I/O1318I/O1321I/O13PIO1440I/O1436I/O1424I/O1419I/O1422I/O14PIO1541I/O1537I/O1525I/O1520I/O1524I/O15PIO1645I/O1638I/O1627I/O1623I/O1625I

36、/O16PIO1746I/O1739I/O1728I/O1724I/O1727I/O17PIO1847I/O1840I/O1829I/O1825I/O1828I/O18PIO1948I/O1941I/O1930I/O1926I/O1929I/O19PIO2049I/O2042I/O2035I/O2027I/O2030I/O20PIO2150I/O2143I/O2136I/O2128I/O2131I/O21PIO2251I/O2244I/O2237I/O2229I/O2233I/O22PIO2352I/O2345I/O2338I/O2335I/O2334I/O23PIO2453I/O2452I/

37、O2439I/O2436I/O2435I/O24PIO2554I/O2553I/O2547I/O2537I/O2536I/O25PIO2655I/O2654I/O2648I/O2638I/O2637I/O26PIO2756I/O2755I/O2749I/O2739I/O2739I/O27PIO2857I/O2856I/O2850I/O2840I/O2840I/O28PIO2958I/O2957I/O2951I/O2941I/O2941I/O29PIO3059I/O3058I/O3052I/O3044I/O3044I/O30PIO3160I/O3159I/O3153I/O3145I/O3145I

38、/O31PIO3268I/O3260I/O3254I/O3246I/O3246I/O32PIO3369I/O3361I/O3358I/O3347I/O3348I/O33PIO3470I/O3462I/O3459I/O3448I/O3449I/O34PIO3571I/O3563I/O3560I/O3549I/O3550I/O35PIO3672I/O3666I/O3661I/O3650I/O3651I/O36PIO3773I/O3767I/O3762I/O3751I/O3752I/O37PIO3874I/O3868I/O3864I/O3856I/O3854I/O38PIO3975I/O3969I/

39、O3965I/O3957I/O3955I/O39PIO4076I/O4070I/O4066I/O4058I/O4056I/O40PIO4177I/O4171I/O4167I/O4159I/O4157I/O41PIO4278I/O4272I/O4270I/O4260I/O4258I/O42PIO4379I/O4373I/O4371I/O4361I/O4360I/O43PIO4480I/O4474I/O4472I/O4462I/O4461I/O44PIO4581I/O4575I/O4573I/O4565I/O4563I/O45PIO4682I/O4676I/O4678I/O4666I/O4664I

40、/O46PIO4783I/O4777I/O4779I/O4767I/O4765I/O47PIO483I/O4885I/O4880I/O4868I/O4867I/O48PIO494I/O4986I/O4981I/O4969I/O4968I/O49SPKER5I/O5087I/O503CLRn70I/O5081I/O59CLOCK06I/O5188I/O512IN172I/O52 结构图上的信号名ispLSI 1032E -PLCC84ispLSI1048E -PLCC84FLEX EPF10K10 -PLCC84XCS05/XCS10 -PLCC84EPM7128S-PL84EPM7160S-P

41、L84引脚号引脚名称引脚号引脚名称引脚号引脚名称引脚号引脚名称引脚号引脚名称CLOCK06I/O5188I/O512IN172I/O52CLOCK166Y183Y142IN277I/O5369I/O50CLOCK27I/O5289I/O5243GCK278I/O5470I/O51CLOCK38I/O5390I/O5344IN379I/O5573I/O52CLOCK49I/O5491I/O5480I/O5674I/O53CLOCK563Y280Y283OE81I/O5775I/O54CLOCK610I/O5592I/O5582I/O5876I/O55CLOCK711I/O5693I/O5679I/O57CLOCK862Y379Y384IN483I/O5980I/O58CLOCK912I/O5794I/O571GCK184I/O6083IN1CLOCK1013I/O5895I/O582IN4* * * * * * * * * * * * * * * * * * * * * *