数字电子钟逻辑电路设计.doc

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1、摘要通过计数器可组成不同进制的计数器，然后经过译码器译码器驱动即可显示出所需要的结果。本设计就是运用所学集成电路的工作原理和使用方法，在单元电路的基础上进行小型数字系统设计的一个数字电子时钟，可完成0时00分00秒23时59分59秒和周0周7的计时功能。利用晶体振荡器产生秒脉冲，接着利用74HC161进行进制计算，再经过74LS48译码器显示输出，并可使用K1、K2、K3、K4实现调整时间的功能，而且还有整点报时功能，最后形成一个功能完善的数字电子钟。关键词：计数器；译码器；数字电子钟；晶体振荡器；74HC161；74LS48辽宁工程技术大学电子技术课程设计目录综述11 系统原理22 方案设计

2、与分析32.1 时间脉冲产生电路32.2 分频器电路42.3 时间计数器电路52.4 译码驱动及显示单元电路72.5 校时电路72.6 报时电路83 仿真结果极其分析83.1 仿真93.2 结果分析94 数字电子钟总电路图10课程设计体会11参考文献12- 11 -综述数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。目前，数字钟的功能越来越强，并且有多种专门的大规模集成电路可供选择。数字钟适用于自动打铃、自动广播，也适用

3、于节电、节水及自动控制多路电器设备。它是由数子钟电路、定时电路、放大执行电路、电源电路组成。为了简化电路结构，数字钟电路与定时电路之间的连接采用直接译码技术。具有电路结构简单、动作可靠、使用寿命长、更改设定时间容易、制造成本低等优点。从有利于学习的角度考虑，这里主要介绍以中小规模集成电路设计数字钟的方法。1 系统原理数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。通常使用石英晶体振荡器电路构成数字钟。图1所示为数字钟的一般构成框图1。图1 系统原理框图晶体振荡

4、器电路：晶体振荡器电路给数字钟提供一个频率稳定准确的32768Hz的方波信号，可保证数字钟的走时准确及稳定。不管是指针式的电子钟还是数字显示的电子钟都使用了晶体振荡器电路。分频器电路：分频器电路将32768Hz的高频方波信号经15次分频后得到1Hz的方波信号供秒计数器进行计数。分频器实际上也就是计数器。时间计数器电路：时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器及时个位和时十位计数器，还有日个位计数器电路构成。其中秒个位和秒十位计数器、分个位和分十位计数器为60进制计数器，而根据设计要求，时个位和时十位计数器为24进制计数器，日个位计数器为7进制计数器。译码驱动电路：译码驱动电路将

5、计数器输出的8421BCD码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。整点报时电路：一般时钟都应具备整点报时电路功能,即在时间出现整点时,数字钟会自动报时,以示提醒.其作用方式是发出连续的或有节奏的音频声波,较复杂的也可以是实时语音提示。2 方案设计与分析数字电子钟逻辑电路由时间脉冲产生电路、分频器电路、时间计数器电路、译码驱动电路、显示单元电路、校时电路和报时电路组成。2.1 时间脉冲产生电路晶振引脚的内部通常是一个反相器, 或者是奇数个反相器串联。在晶振输出引脚 XO 和晶振输入引脚 XI 之间用一个电阻连接, 对于CMOS 芯片通常是数M 到数十M 欧之间.

6、 很多芯片的引脚内部已经包含了这个电阻, 引脚外部就不用接了。这个电阻是为了使反相器在振荡初始时处与线性状态, 反相器就如同一个有很大增益的放大器, 以便于起振。 石英晶体也连接在晶振引脚的输入和输出之间, 等效为一个并联谐振回路, 振荡频率应该是石英晶体的并联谐振频率。 晶体旁边的两个电容接地, 实际上就是电容三点式电路的分压电容, 接地点就是分压点. 以接地点即分压点为参考点, 振荡引脚的输入和输出是反相的, 但从并联谐振回路即石英晶体两端来看, 形成一个正反馈以保证电路持续振荡。在芯片设计时, 这两个电容就已经形成了, 一般是两个的容量相等, 容量大小依工艺和版图而不同, 但终归是比较小

7、, 不一定适合很宽的频率范围。 外接时大约是数 PF 到数十 PF, 依频率和石英晶体的特性而定。并且，这两个电容串联的值是并联在谐振回路上的, 会影响振荡频率. 当两个电容量相等时, 反馈系数是 0.5, 一般是可以满足振荡条件的, 但如果不易起振或振荡不稳定可以减小输入端对地电容量, 而增加输出端的值以提高反馈量。石英晶体振荡电路:采用的32768晶体振荡电路,其频率为32768Hz,然后再经过15分频电路可得到标准的1Hz的脉冲输出.R的阻值,对于TTL门电路通常在0.72K之间;对于CMOS门则常在10100M之间。本系统中；选取R=10M，选取C1=C2=30pF2。根据设计要求，时

8、间脉冲信号由晶振电路产生，所以方案只有晶振电路，因此用晶体振荡器组成时间脉冲产生电路作为时间标准信号源。图2 石英晶体振荡器2.2 分频器电路通常，数字钟的晶体振荡器输出频率较高，为了得到1Hz的秒信号输入，需要对振荡器的输出信号进行分频。通常实现分频器的电路是计数器电路，一般采用多级2进制计数器来实现。例如，将32768Hz的振荡信号分频为1HZ的分频倍数为15，即实现该分频功能的计数器相当于15级2进制计数器。从尽量减少元器件数量的角度来考虑，这里可选多极2进制计数电路CD4060和CD4040来构成分频电路。CD4060和CD4040在数字集成电路中可实现的分频次数最高，而且CD4060

9、还包含振荡电路所需的非门，使用更为方便。方案一：CD4060计数为14级2进制计数器，可以将32768Hz的信号分频为2Hz，其内部框图如图3所示，从图中可以看出，CD4060的时钟输入端两个串接的非门，因此可以直接实现振荡和分频的功能。图3 CD4060内部框图图4 CD4040内部框图方案二：CD4040计数器的计数模数为4096，其逻辑框图如图4。如将32768 Hz信号分频为1 Hz，则需外加一个8分频计数器，故一般较少使用CD4040来实现分频。综上所述，可选择CD4060同时构成振荡电路和分频电路。照图3，在和之间接入振荡器外接元件可实现振荡，并利用时计数电路中多一个2分频器（后述

10、）可实现15级2分频，即可得1Hz信号，所以方案一更合理。2.3 时间计数器电路由74HC161构成的60进制递增计数器电路如图5所示。它是由两个74HC161级联构成的，右边的74HC161为第一级，脉冲信号从该74HC161的CLK端输入，该74HC161就对输入的脉冲信号进行加计数，当Q3Q2Q1Q0=1010时，通过反馈清零，该74HC161输出端立即变为零。左边的74HC161为第二级，在第一级反馈清零的同时，也给了第二级74HC161的CLK端一个脉冲信号，第二级就计一次数，当第二级的74HC161的Q3Q2Q1Q0=0110时，通过反馈清零，第二级的74HC161输出端立即变为零

11、。这样，通过两个74HC161级联就构成了一个60进制计数器。图5 由74HC161构成的60进制递增计数器电路图由74HC161构成的24进制递增计数器如图6所示。它是由两个74HC161级联构成的，右边的74HC161为第一级，脉冲信号从该74HC161的CLK端输入，该74HC161就对输入的脉冲信号进行加计数，由于24进制第一级清零不同于60进制那么简单，60进制只需在Q3Q2Q1Q0=1010时反馈清零，而24进制有两种情况都需清零。第一种和60进制一样，在Q3Q2Q1Q0=1010时反馈清零；第二种则较为复杂一些，这种情况需要和第二级（左边的74HC161）联合起来清零，当第一级的

12、Q3Q2Q1Q0=0100且第二级的Q3Q2Q1Q0=0011时，它们共同给第一级的74HC161一个清零信号，此时第一级的74HC161输出端立即变为零。在第一级Q3Q2Q1Q0=1010时反馈清零的同时，也给了第二级74HC161的CLK端一个脉冲信号，第二级就计一次数，当第二级的74HC161的Q3Q2Q1Q0=0011时，通过反馈清零，第二级的74HC161输出端立即变为零。这样，通过两个74HC161级联就构成了一个24进制计数器。同理7进制计数器原理同上，如图7所示3。图6 由74HC161构成的24进制递增计数器电路图图7由74HC161构成的7进制递增计数器电路图2.4 译码驱

13、动及显示单元电路用74LS48作计数器与显示单元之间的桥接，由74HC161和74LS48还有数码显示管构成的时钟计数显示电路如图7所示。它是由4部分组成的，第一、二部分都是为60进制的计数器及数码管组成的，第三部分是由24进制的计数器和数码管组成的。第一部分为秒计数部分（最下面2个74HC161及对应的数码管），第二部分为分计数部分（最中间2个74HC161及对应的数码管），第三部分为时计数部分（最上面2个74HC161及对应的数码管）。这三部分之间是通过级联起来的，当第一部分计数到60的同时会产生一个“进位信号”，将这个“进位信号”输送到第二部分，第二部分就计数一次，这样，第一部分每计数6

14、0次，第二部分就计数一次，这就完成了秒与分之间的级联。第二部分与第三部分的级联是：当第二部分计数到60的同时同样也会产生一个“进位信号”，会将这个“进位信号”输送到第三部分，第三部分就计数一次，这样，第二部分每计数60次，第三部分就计数一次，这就完成了分与时之间的级联，同理第四部分周显也同样级联。这样一来，就完成了整个日、时、分、秒的级联，再加上上层用于桥接的74LS48和各个计数器所对应的数码管，共同构成了时钟的计数显示部分，如图8所示4。图8 74LS48译码器电路2.5 校时电路校时信号只需当数字钟暂停时给74HC161输入一个脉冲信号即可，因此只需直流电源、电阻、电容外加一个开关即可，

15、此方案简单有效，如图9所示5。图9 校时电路触发装置将此电路接入74HC161的脉冲信号输入端，即可校对该芯片所控制的显示数码管的数字。2.6 报时电路利用蜂鸣器、三极管、电阻和电源等简单元器件即可组成报时电路，这样组成的电路简单方便，如图10所示。图10 蜂鸣器报时电路3 仿真结果极其分析利用Proteus软件进行整个电路的仿真与调试。3.1 仿真数字电子钟使用方法：接入电源后，数字钟显示为图11所示。图11 接通电源后数字钟状态首先按下开关K0，数字钟开始工作，如图12所示。图12 按下开关K0数字中进入工作状态若进行校时则先弹起开关K0，然后分别闭合K1、K2、K3、K4即可对秒、分、时

16、和周进行校对，每次按下开关数字增加一次，如图13所示。图13 各校时开关工作状态当每小时59分59秒时，蜂鸣器均会发出1秒的蜂鸣声。3.2 结果分析经过仿真和调试，数字钟所有器件均正常工作，要求功能均可实现，根据仿真结果可以认定，此次多功能数字钟的设计是成功的。4 数字电子钟总电路图课程设计体会在此次的数字钟设计过程中，更进一步地熟悉了芯片的结构及掌握了各芯片的工作原理和其具体的使用方法。这学期数电实验课的考试就是做的数字电子钟，所以在计数模块上面有模电、数电实验的经验，仔细认真的设计技术模块后就得出了正确的结果，虽然跟实验室所用芯片有所区别，但原理差不多，其实，不同的电路可以实现同样的功能，

17、而且应该用最简单，最经济，最实用的电路。当然这个不一定所有条件都符合，找到一个最大限度满足各种条件的方案是我的目标。这次课程设计是一次难得的锻炼机会，让自己能够充分利用所学过的理论知识和想象力，另外还是自己掌握了查找芯片资料的方法，以及锻炼了自己处理分析电路，设计电路的能力。我相信这是对自己的一个很好的锻炼。平时在学习理论知识的时候，我们应该更注重实践，应付考试有应付考试的方法。这次的课程设计让我懂得了它们在实际中的用途，还有我们身边的很多数字钟电路，这些都是我们自己可以实现的，以前那些神秘的东西在不断的学习过程中变得不再那么神秘，我相信，以后还有更多的谜底被揭开。通过这次课程设计，我还更加深

18、了理论知识的学习。这次的设计电路我用到了计数器和译码器等一些器件，通过自己的分析和设计更好的运用了它们，而且还学会了它们更多的功能，发现它们的功能远比书上说的多很多，可以利用不同的接法设计出各种各样不同的电路出来。模电课程设计学到得方法在这里可以继续使用，比如MULTISIM、PROTEUS等学习软件，给设计提供了很大的便利，根据学长的推荐，我这次使用了PROTEUS软件，它很好的帮助了我完成仿真与调试。课程设计中也遇到了很多问题，但是经过同学和学长们的辅导，还有网上及书上查阅的资料，再加上自己仔细的分析与计算，最后问题都解决掉了，同时很好的锻炼了自己处理问题的能力。通过自己的努力做出的设计，自己觉得很高兴，为此我会继续努力，争取取得更大的进步。参考文献1 高吉祥主编电子技术基础实验与课程设计北京：电子工业出版社，20022 扬志亮Protel99SE电路原理图设计技术西北工业大学出版社，20023 康华光，陈大钦电子技术基础数字部分（第五版）北京：高等教育出版社，20064 李柏龄电工与电子技术实验教程，北京：中国建材工业出版社，20055 路而红专用集成电路设计与电子设计自动化，北京：清华大学出版社，2004