基于的S解调器硬件平台设计 .doc

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1、1 绪 论1.1 课题研究背景从20世纪80年代第一片数字信号处理器(DSP: Digital Signal Processor)芯片诞生以来，DSP就以数字器件特有的稳定性、可重复性、可大规模集成、尤其是可编程性和易于实现自适应处理等特点，给数字信号处理技术的发展带来巨大的机遇，使得信号处理手段更加灵活，功能更加强大。伴随着微电子技术、数字信号处理技术的快速发展，数字信号处理器逐渐得到了日新月异的进步，在处理速度、运算精度、处理器的结构、指令系统、指令编程等诸多方面都有较大的提高。DSP己经渗透到消费、军用、民用、商业等各个领域，以及人们生活的方方面面，成为许多电子系统的技术核心。目前，DS

2、P产品正向高性能、低功耗、多功能、多领域等方向发展。在当今众多DSP生产厂家的中，最成功的当数美国德州仪器公司(Texas Instruments简称TI)的一系列产品，其DSP市场份额占全世界份额近50%。目前TI公司的DSP产品中，C1x、C2x、C2xx、C5xx、C54x、C62x等系列是定点运算指令系统的DSPS(数字信号处理解决方案)； C3x、C4x、C67x等系列是浮点运算指令系统的DSPS； C8x等系列是多DSPS集成系统； AV7100、AV7110等系列是用于视频、音频领域的专用数字压缩产品。DSP作为可编程数字信号处理专用芯片是微型计算机发展的一个重要分支，是一种特殊

3、结构的微处理器。为了快速进行数字信号处理，DSP芯片还采用特殊的软硬件结构。总的来说，DSP器件的发展，要兼顾3P的因素，即性能(performance)、功耗(power consumption)和价格(price)。随着VLSI技术的高速发展，现代DSP器件在价格显著下降的同时，仍然保持着性能的不断提升和单位运算量的功耗不断降低。通过下面两种方法实现：(1) 是通过并行提升DSP芯片的性能传统的DSP芯片通过采用乘加单元和改进的哈佛结构，使其运算能力大大超越了传统的微处理器。一个合理的推论是：通过增加片上运算单元的个数以及相应的连接这些运算单元的总线数目，就可以成倍地提升芯片的总体运算能力

4、。当然，这个推论有两个前提条件必须满足：首先是存储器的带宽必须能够满足由于总线数目增加所带来的数据吞吐量的提高；另外，多个功单元并行工作所涉及的调度算法其复杂度必须是可实现的。(2) 存储器构架的变化随着芯片主频的不断攀升，存储器的访问速度日益成为系统性能提升的瓶颈。在现有的制造工艺下，片上存储单元的增加将导致数据线负载电容的增加，影响到数据线上信号的开关时间，这意味着片上高速存储单元的增加将是十分有限的。为了解决存储器速度与CPU内核速度不匹配的问题，高性能的CPU普遍采用Cache(高速缓存)机制，新的DSP芯片也开始采用这种结构。在很多情况下，采用这种多级缓存的架构可以达到采用完全片上存

5、储器结构的系统约80的执行效率。但是，采用Cache机制也在一定程度上增加了系统执行时间的不确定性，其对于实时系统的影响需要认真地评估分析。Cache对于DSP芯片还是一个比较新的概念。所以需要深入地了解Cache的机制，相应地对算法的数据结构、处理流程以及程序结构等做出调整，以提高Cache的命中率，从而更有效地发挥Cache的作用。 (3) SoC的趋势对于特定的终端应用，SoC(系统芯片)可以兼顾体积、功耗和成本等诸多因素，因而逐渐成为芯片设计的主流。DSP器件也逐渐从传统的通用型处理器中分离出更多的直接面向特定应用的SoC器件。这些SoC器件多采用DSP+ARM的双核结构，既可以满足核

6、心算法的实现需求，又能够满足网络传输和用户界面等需求。同时，越来越多的专用接口以及协处理器被集成到芯片中用户只需添加极少的外部芯片，即可构成一个完整的应用系统。如TI推出的面向第3代无线通信终端的OMAP1510芯片等，面向数码相机的DM270芯片等，面向专业音频设备的DA610芯片等，面向媒体处理的DM642芯片等。1.2 TI系DSP芯片现状TI首席战略科学家Gene AFrantz在北京的TI亚洲开发者大会上宣布：“DSP的应用才刚刚开始，未来将遍及我们生活的各个角落”。认为DSP在消费电子(例如语音识别)与医学领域还有巨大的发展潜力。3G技术和Internet的快速发展，要求处理器的速

7、度越来越高，体积越来越小，DSP的发展正好能满足这一发展的要求。因为传统的其它处理器都有不同的缺陷：MCU的速度较慢；CPU体积较大，功耗较高；嵌入CPU的成本较高。DSP的发展，使得在许多速度要求较高，算法较复杂的场合，取代MCU或其它处理器，而成本有可能更低。下面介绍说明DSP的发展动态(1) TMS320C2000系列包括C24x和C28x系列。TI建议使用LF24xx系列替代C24x系列。因为LF24xx系列的价格比C24x便宜，性能高于C24x，而且LF24xx具有加密功能。而C28x系列主要用于大存储设备管理，高性能的控制场合。(2) TMS320C3x系列包括C3x和VC33，主

8、要推荐使用VC33。C3x系列是TI浮点DSP的基础, 目前TI已而对其限产。(3) TMS320C5x系列已不推荐使用，建议使用C24x或C5000系列替代。(4) TMS320C5000系列包括C54x和C55x系列。其中VC54xx还不断有新的器件出现，如： TMS320VC547（1DSPARM7）。C55x系列功耗为VC54xx的1/6，性能为VC54xx的5倍，是一个正在发展的系列。C5000系列是目前TI DSP的主流DSP，它涵盖了从低档到中高档的应用领域，也是目前用户最多的系列，在本次设计中，我选用的就是C54xx系列的 TMS320VC5416数字信号处理芯片。(5) TM

9、S320C6000系列包括C62xx、C67xx和C64xx。此系列是TI的高档DSP系列。其中C62xx系列是定点的DSP，系列芯片种类较丰富，是主要的应用系列。C67xx系列是浮点的DSP，用于需要高速浮点处理的领域。C64xx系列是新发展，性能是C62xx的10倍。(6) TMS320C8x系列包括C80和C82，是TI公司推出的第一款多处理器芯片，而且第一次使用VLIW结构(指令级的平行度)，目前亦为限产阶段。(7) OMAP系列是TI专门用于多媒体领域的芯片，它是C55ARM9，性能卓越，非常适合于手持设备、Internet终端等多媒体应用。随着技术的进步,在DSP领域会出现一些新的

10、概念,比如DSP核的概念, DSP核不是一个独立的产品,而是DSP芯片上的运算引擎,用户可以在芯核的基础上,扩展外围电路,开发出完整的DSP器件。DSP以芯核的方式进入市场,这样我们就可以根据自己的需求设计DSP,适用性强,而且减少了浪费。随着DSP器件的发展，DSP系统开发的主要工作已经转向软件开发，软件开发将占据约80的工作量。另外，在目前的现状条件下，算法是核心知识产权的主要体现，也是产品竞争力的主要因素。所以算法绝对是今后DSP应用的核心。而做硬件的最终目的是不做硬件，DSP器件是DSP算法实现的重要手段，只有了解硬件系统的设计，才可以更好的进行软件的开发。DSP技术的发展渐趋成熟,D

11、SP的应用日益广泛了解和掌握DSP技术,并应用DSP技术开发新一代高科技产品是电子工业走向高技术密集型的一条重要途径，因此学习和研究相关知识是很重要的。1.3 本论文研究内容本课题是基于GPS数据解调的硬件系统平台的基本方案设计（电源设计、时钟设计、复位电路设计、串口设计、DSP存储器和I/O口的扩展键盘及显示器等）及总体方案设计，最终基于TMS320C5416的GPS解调器硬件平台得以实现。具体论文结构如下：第一章主要描述了DSP的国内外发展现状。第二章介绍了C54xx系列芯片的基本特点，主要对TMS320VC5416的结构特点做了详细的描述。最后介绍了在硬件调试中必须要用到的开发工具CCS

12、和所要解调的GPS数据格式。第三章是描述一个硬件系统应如何设计和实现，首先是要明确做的内容，其次，根据课题制定硬件总体方案，既搭建了实现GPS解调的硬件平台。第四章是DSP的基本电路（仿真口、复位电路、时钟、电源电路）的电路设计实现。第五章是对DSP的关键模块的芯片选型及电路设计原理及接口电路实现，包括存储器扩展模块、可编程逻辑器件、I/O扩展模块（键盘和显示器）。第六章是介绍DSP和PC机的串行通信电路的原理设计和接口电路实现，之后介绍了三种串行通信方式的方案设计及实现原理，综合比较之后得到的最佳方案，即通过UART芯片实现和PC 机的异步串行通信实现。第七章则是前期工作总结和后期工作展望，

13、首先是介绍完成的工作和学到的知识，最后就是对本次课题后期可以扩展的功能做了简单的描述。2 DSP与GPS概述2.1 TMS320C54x系列芯片特点TMS320C54x是TI公司1996年推出的新一代16位定点DSP产品,它采用先进的哈佛结构,片内集成8条总线(1条程序存储器总线、3条数据存储器总线和4条地址总线)、在片存储器和在片复用外设。速度由30532MIPS不等。是为实现低功耗、高性能而设计的定点DSP芯片，该系列芯片的内部结构（图2.1）及指令系统都是全新设计的，它的主要特点如下:(1) 运算速度快。VC5416指令周期为6.25ns。(2) 优化的CPU结构。它内部有1个40位的算

14、术逻辑单元，2个独立的40位的累加器，1个17x17的乘法器和1个40位的桶形移位器，4条内部总线和2个地址产生器。另外，内部还集成了维特比译码器，用于提高维特比编译码的速度。(3) 低功耗方式。TMS320C5x的主要特点是低功耗，可以在3.3V或2.7V工作，有三中种低功耗方式:IDLE1、IDLE2、IDLE3，可以节省DSP的功耗。(4) 智能外设。除了标准的串行口和时分复用(TDM)串行口外，还提供了自动缓冲串行口BSP(auto-Buffered Serial Port)和与外部处理器通信的HPI(Host Port Interface)接口。BSP可提供2K字数据缓冲的读写能力，

15、降低处理器的额外开销，当指令周期是6.25ns时，BSP的最大数据吞吐量为160Mbit/S，即使在IDLE方式下，BSP也可以全速工作。而且HPI可以与外部标准的微处理器直接接口。图2.1 TMS320C54x的内部结构框图TMS320VC5416（在后面的介绍均使用简称VC5416）处理器在本系列中处于先进水平。它具有运算速度快，内部存储空间大，外部接口性能好等优点。所以设计种选择了技术上比较先进，价格又较便宜的VC5416作为硬件开发对象。下面我结合VC5416的实际情况，简单介绍该芯片的体系结构。 2.2 TMS320VC5416的体系结构图2.1 TMS320VC5416的引脚图VC

16、5416共有144个引脚，其中有23 根地址线A0A22，16根数据线D0D15，4个外部可屏蔽引脚INT0INT3和一个不可屏蔽中断引脚BIO叫，剩下的引脚则分成以下几类：存储器控制引脚，时钟/晶振引脚，多通道缓冲串口引脚，主机接口通讯引脚，电源引脚，初始化和复位引脚，通用输入/输出引脚，以及用于测试的IEEE1149.1标准JTAG口（IEEE1149.1 对JTAG接口标准作了修正, 为5线接口。在片JTAG接口为用户对DSP 的仿真提供了更便捷的串行工作方式。）。和通用的微处理器相比，DSP芯片的硬件资源主要用于DSP的处理功能，因此I/O引脚数相对较小（各引脚的具体定义在附录英文翻译

17、之中）。一：总线结构VC5416体系结构由8条主要的16位总线(4条程序/数据总线和4地址总线)构成：(1) 程序总线(PB)：从程序存储器装载指令码和立即操作数。(2) 3条数据总线(CB，DB，EB)：负责将片上的各个不同的部分相互连接，例如CPU，数据地址产生逻辑，程序地址产生逻辑，片上外设和数据存储器。其中，CB和DB传送从数据存储器读取的操作数。EB传送写到存储器的数据。(3) 4条地址总线(PAB，CAB，DAB，EAB)：负责装载指令执行所需要的地址。PB能加载保存于程序存储空间的操作数(如系数表:)到乘法器和加法器进行乘一加操作或利用数据移动指令(MVPD和READA)把操作数

18、移动到数据存储空间的目的地址中。这种性能，与双操作数读取的特性一起，使VC5416支持单周期三操作数指令。VC5416还有一条双向的片上总线用于访问片上外设。这条总线轮流使用DB和EB与CPU连接。二：内部存储器VC5416存储器被组织成三个独立的可选择的空间:程序存储空间、数据存储空间和1/0空间。大小都是64K，总共是192K大小。包括随机存储器(RAM)和只读存储器(ROM)。其中， RAM是双存取访问RAM(DARAM)。DARAM被组织在一些块上，因为每个DARAM块能够在单机器周期中被访问两次，结合并行的体系结构，使得VC5416得以在一个指定的周期内完成4个并发的存储器操作:一个

19、取指操作、两个数据读操作和一个数据写操作。DARAM总是被映射到数据存储空间上，也可被映射进程序存储空间用于保存程序代码。VC5416的26个CPU寄存器和片上外设寄存器被映射在数据存储空间。下VC5416内存分配情况如下图所示：片内DARAM程序存储器地址范围是：DARAM0:0080h1FFFh; DARAM1:2000h3FFFhDARAM2:4000h5FFFh; DARAM3:6000h7FFFhDARAM4:8000h9FFFh; DARAM5:A000hBFFFhDARAM6:C000hDFFFh; DARAM7:E000hFFFFh图2.1 TMS320VC5416内存分配图从

20、图中可以看出：VC5416提供了三个控制位用于在存储空间中配置片上存储器，利用这三个控制位可以设置片上存储器怎样配置到不同存储空间，指定是配置到程序存储空间还是数据存储空间。以上通过设置处理器模式状态寄存器(PMST)中的状态位，可以进行调整。(1) MP/MC位：当MP/MC=1时，禁止片上ROM配置到VC5416的程序存储空间中，即微处理器模式；当MP/MC=0时，允许片上ROM配置到VC5416的程序存储空间中，即微计算机模式。(2) OVYL位：当OVYL=1时，片上RAM配置到程序和数据存储空间中；当OVYL=0时，片上RAM仅配置到数据存储空间。(3) DROM位:当DROM=1时

21、，片上ROM配置到程序和数据存储空间。当DROM=O时，片上ROM不配置到数据存储空间。DROM与MP/MC状态无关。1：程序存储空间当芯片复位时，复位和中断向量分配在FF80h开始的程序存储空间，VC5416也允许中断向量表重定位到任意一个128字的边界上，这让使用者可以将中断向量表从自举ROM中移出来，然后再从存储器映射中移去ROM。片内ROM有128字是用于器件测试的代码(下表2.1中的保留段)，其地址是程序空间的OXFF00h到OXFF7Fh，在掩膜时应避开这段区间。在VC5416片上的ROM中，固化有以下内容:(1) 完成从串口、外部存储器、UO端口或主机接口进行自举加载功能的程序代

22、码;(2) 256个字的p率扩展表;(3) 256个字的A率扩展表;(4) 256个字的正弦表;(5) 256个字的A率扩展表;(6) 256个字的正弦表;(7) 中断向量表。表2.1 片上ROM分配表其中，片上ROM中固化的sine表，在程序中有着更广泛的应用价值。VC5416利用页扩展的方式可以扩展程序存储器，最多达8MB。为了实现页扩展，VC5416提供了一些增强的特性：(1) 23条地址线，可扩展8M的程序存储空间；(2) 一个额外的存储器映射寄存器(外部地址扩展寄存器)扩展程序计数器XPC,初始化时XPC为0；(3) 6条额外的指令，用于寻址扩展的程序存储空间。TMS320VC541

23、6有128页存储空间，每页64K。当片上RAM配置到程序存储空间后，扩展程序存储器的所有页被分为两个部分：共享部分和独立部分。共享部分在任何一页都可以访问，独立部分则仅在特定页中访问。当片上ROM可以访问时，ROM配置到程序空间的第0页，在其他页中不能访问片上ROM。芯片通过XPC的值来访问程序存储器的各个页，XPC作为存储器映射寄存器被放到数据存储器的OO1Eh处。扩展程序存储器分配详见下图：片内DARAM程序存储器地址范围是：DARAM4:018000h019FFFh; DARAM5:01A000h01BFFFhDARAM6:01C000h01DFFFh; DARAM7:01E000h01

24、FFFFh片内SARAM程序存储器地址范围是：SARAM0:028000h029FFFh; SARAM1:02A000h02BFFFhSARAM2:02C000h02DFFFh; SARAM3:02E000h02FFFFhSARAM4:038000h039FFFh; SARAM5:03A000h03BFFFhSARAM6:03C000h03DFFFh; SARAM7:03E000h03FFFFh图2.2 扩展程序存储器的分配2：数据存储空间VC5416可以寻址64K的数据存储空间。片上的ROM、双存取RAM(DARAM)可以通过软件配置到数据存储空间中，芯片在访问存储器时会自动访问这些单元，当

25、DAGEN(数据地址产生器)产生了不在片上存储器的地址时，会自动产生一个外部总线操作。一般，将片上ROM配置到数据存储空间，需要修改PMST寄存器的DROM位，来允许将片上ROM当作数据存储器访问。VC5416的数据存储器第0页的O000h一O07Fh存放着存储器映射寄存器，内容包括:(1) 无等待状态访问的CPU寄存器(共26个)。(2) 片上外设的控制和数据寄存器，存放在OO2Oh一005Fh的地址中。(3) 用于补充的大个字的DARAM，这就不必将较大的RAM块分成小碎片。3:I/O空间VC5416提供了64K的I/O空间，寻址范围是00000H一OFFFFH，作用是与片外设备连接。PO

26、RTR和PORTW两条指令可以访问这段存储空间。它适用于访问映射到1/0空间的设备而不是存储器。4：数据存储器寻址VC5416提供了七种基本的寻址方式:立即寻址、绝对寻址、累加器寻址、直接寻址、间接寻址、存储器映射寄存器寻址、堆栈寻址。 5：程序存储器寻址PC存器一般用于程序存储器寻址，由程序存储器地址产生逻辑(APGEN)加载。大多数情况下，APGEN在取指之后连续增加PC值，但当遇到非顺序的操作，如:跳转、调用、返回、条件操作、指令重复、复位和中断时，PC值产生非连续的变化。6：流水线操作VC5416的流水线一共有6级。流水线的每一级都是独立运行的，一个周期可以由六条指令处于流水线上的不同

27、阶段。当PC值出现非连续的变化时，如跳转、调用和返回，一条或多条流水线上的指令会被放弃。7：片上外设C54x包含有结构相同的CPU，但是CPU连接不同的片上外设，从下面的功能框图中可以看出VC5416包括的外设有:通用目的输出引脚(BIO和XF)、软件等待状态发生器、可编程存储器切换逻辑、并行口、硬件定时器、3个多通道缓冲串行口McBSP： 图2.3 TMS320VC5416的功能框图：8：外部总线接口VC5416能寻址64K的数据存储器、64K的程序存储器(可外部扩展)和64K的I/0空间。任何对外部存储器或I/O设备的访问都要使用外部总线接口。外部总线接口的READY引脚和片上的软件等待状

28、态发生器保证处理器能够与各种速度不同的外部设备连接。外部总线接口的HOLD方式允许其他设备占用VC5416的外部总线。这样，外部设备就可以访问VC5416的程序存储器、数据存储器和I/O空间上的资源。9：IEEE 1149.1标准的逻辑扫描电路具有符合IEEE 1149.1标准的在片JATG接口，用于开发应用系统芯片的仿真和测试。2.3 TMS320VC5416的开发工具DSP开发工具包括代码生成和代码调试工具两大类。代码生成工具的作用是将用C或汇编语言编写的DSP程序编译、汇编并链接成为可执行的DSP程序;而代码调试工具的作用是对DSP程序及系统进行调试，使其能够达到设计目标。CCS是TI公

29、司开发的一个开放的和具有强大集成能力的DSP系统开发环境，该套开发环境及代码生成工具和代码调试工具为一体，能完成DSP系统开发过程的各个环节，它有先进的开发工具组成直观的系统，可大幅度减少DSP开发时间。同时，它包括了高级的编码工具以及可供第三方接入的开放式结构。CCS由c编译器、调试软件及相关插件组成。在使用过程中，我们常常会用到CCS的以下几个特点:(1) 集成可视化代码编辑界面，可以方便地直接编写C、汇编、.h文件、.cmd文件等；(2) 集成代码生成工具，包括汇编器、优化的C编译器和链接器等；(3) 具有完整的基本调试工具，可以载入执行文件(.out)，查看寄存器窗、存储器窗口；(4)

30、 变量窗口、反汇编窗口等，支持在C源代码级进行调试；(5) 断点工具，支持硬件断点、数据空间读/写断点、条件断点等；(6) 探针工具，用于进行仿真，数据监视；(7) 剖析工具，用于评估代码执行的时间。CCS是开放的软件平台，它可以支持不同的硬件接口，因此在此要注意的是不同的硬件接口必须通过标准的Driver同CCS连接。鉴于此，当要用CCS软件调试硬件时，必须根据自己所选用的仿真器先配置好相关的参数，这样才可以对目标DSP进行各种调试。2.4 GPS概述NMEA协议是为了在不同的GPS（全球定位系统）导航设备中建立统一的BTCM（海事无线电技术委员会）标准，由美国国家海洋电子协会（NMEA-T

31、he National Marine Electronics Association）制定的一套通讯协议。GPS接收机根据NMEA-0183协议的标准规范，将位置、速度等信息通过串口传送到PC机、PDA等设备。NMEA-0183协议是GPS接收机应当遵守的标准协议，也是目前GPS接收机上使用最广泛的协议，大多数常见的GPS接收机、GPS数据处理软件、导航软件都遵守或者至少兼容这个协议。NMEA-0183协议定义的语句非常多，但是常用的或者说兼容性最广的语句只有$GPGGA、$GPGSA、$GPGSV、$GPRMC、$GPVTG、$GPGLL等。下面给出这些常用NMEA-0183语句中的$GPG

32、GA的字段定义解释。$GPGGA$GPGGA,092204.999,4250.5589,S,14718.5084,E,1,04,24.4,19.7,M,0000*1F字段0：$GPGGA，语句ID，表明该语句为Global Positioning System Fix Data（GGA）GPS定位信息字段1：UTC 时间，hhmmss.sss，时分秒格式 字段2：纬度ddmm.mmmm，度分格式（前导位数不足则补0） 字段3：纬度N（北纬）或S（南纬） 字段4：经度dddmm.mmmm，度分格式（前导位数不足则补0）字段5：经度E（东经）或W（西经） 字段6：GPS状态，0=未定位，1=非差分

33、定位，2=差分定位，3=无效PPS，6=正在估算 字段7：正在使用的卫星数量（00 - 12）（前导位数不足则补0） 字段8：HDOP水平精度因子（0.5 - 99.9） 字段9：海拔高度（-9999.9 - 99999.9） 字段10：地球椭球面相对大地水准面的高度 字段11：差分时间（从最近一次接收到差分信号开始的秒数，如果不是差分定位将为空） 字段12：差分站ID号0000 - 1023（前导位数不足则补0，如果不是差分定位将为空） 字段13：校验值3 基于TMS320C5416的GPS解调器硬件平台搭建3.1 硬件系统设计第一步：确定硬件实现方案通常在设计初要考虑系统性能指标（明确自己

34、做什么，所设计的系统要实现怎样的功能）、工期（考虑可能遇到的问题，计算出大约需要多长时间）、成本（能不能提供设计所需要的器件）、体积和功耗核算等因素的基础上，综合的考虑其可行性，从而选择系统的最优硬件实现方案。第二步：器件的选择设计硬件系统首先要考虑的就是选择什么样的DSP处理芯片芯片，再就是选择外围芯片，最基本的是存储器、电源、逻辑控制器件、通信、人机接口（键盘、显示器）、总线等基本外设。(1) DSP芯片的选择首先要根据系统对运算量的需求来选择；其次要根据系统所应用领域来选择合适的DSP芯片；最后要根据DSP的片上资源、价格、外设配置以及与其他元部件的配套性等因素来选择。 (2) 存储器的

35、选择常用的存储器有SRAM、EPROM、E2PROM和FLASH等。一般我们是利用DSP的扩展接口进行数据存储器、程序存储器和I/O空间的配置。在设计时要考虑存储器映射地址、存储器容量和存储器速度等。可以根据工作频率、存储容量、位长(8/16/32位)、接口方式(串行还是并行)、工作电压(5V/3V)等来选择。(3) 逻辑控制器件的选择系统的逻辑控制通常是用可编程逻辑器件来实现。首先确定是采用CPLD还是FPGA；其次根据自己的特长和公司芯片的特点选择哪家公司的哪个系列的产品；最后还要根据DSP的频率来选择所使用的逻辑控制器件。(4) 通信器件的选择通常系统都要求有通信接口。首先要根据系统对通

36、信速率的要求来选择通信方式。然后根据通信方式来选择通信器件。一般串行口只能达到19kb/s，而并行口可达到1Mb/s以上，若要求过高可考虑通过总线进行通信；(5) 人机接口常用的人机接口主要有键盘和显示器。通过与其他芯片通信与DSP芯片直接构成。(6) 电源的选择主要考虑电压的高低和电流的大小。既要满足电压的匹配，又要满足电流容量的要求。第三步：原理图设计,原理图设计包括： (1) 系统结构设计：可分为单DSP结构和多DSP结构、并行结构和串行结构、独立的DSP结构还是DSP/MCU混合结构等，当然在本系统中，由于运算量不是很大，一个DSP（TMS320VC5416）芯片就足够了；(2) 存储

37、器的设计：是利用DSP的扩展接口来进行数据存储器、程序存储器和I/O空间的配置。在设计时主要要考虑的是存储器映射地址、存储器容量和存储器速度等；(3) 通信接口的设计；(4) 电源和时钟电路的设计； 从第三步开始就进入系统的综合。在原理图设计阶段必须清楚地了解器件的特性、使用方法和系统的开发，必要时可对单元电路进行功能仿真，。第四步：PCB设计PCB图的设计要求我们既要熟悉系统的工作原理，还要清楚布线工艺和系统结构设计。第五步：硬件调试通过前面的一章，就可以看出系统中选用的处理芯片是TMS320VC5416。由于上面已重点的介绍了其功能特点，这里我就不对其在做过多的描述了，下面就要对其他的外围

38、器件进行选择了。3.2 硬件系统平台搭建本课题是基于GPS解调器的硬件设计，其数据流图如下图所示：图3.1 解调GPS数据的数据流图基于上面介绍的数据流图，和本章第一小结的可以看出，设计本系统的步骤如下：(1) 首先要确定的是DSP芯片的选型，基于第二章的介绍系统选择的的16位的定点数字信号处理器TMS320VC5416。(2) 其次是外围器件的选型。首先是存储器的选择，由于VC5416的内部存储容量很小，所以需要外挂存储器扩展存储空间，这里选用的是可在线编程的FLASH存储器。再就是可编程逻辑器件的选择，由于DSP的I/O管脚很少，还有系统对外设的控制很简单，所以选用CPLD来扩展其I/O口

39、，当然CPLD也还有其它的功能，这在第5章有很详细的介绍。(3) PC机和DSP进行通信时，要考虑电平转换和串并转换，所以需要MAX232和UART芯片各一块。当然UART需要CPLD译码产生片选信号和读写信号。(4) 系统中人机接口还应有有键盘和显示器。(5) 最后要考虑的是电源芯片的选型和电路的设计根据上面的分析，可得实现GPS数据解调的硬件系统实现主框图如下图所示： LCD FLASHMAX232UART5416RS232CPLD硬件复位键POWERKEY5V电源图3.2系统硬件实现电路总框图从上图我们可以看出数据流通过串口进入数字处理芯片TMS320VC5416，根据软件编程实现GPS

40、数据解调，之后从显示器输出解调后的定位信息。3.3 本章小结在对DSP系统的硬件进行设计的过程中，在资源组织和设计思路上都和一般的CPU和MCU有所不同。本章首先介绍硬件设计的基本流程。之后根据GPS数据解调的数据流图实现的系统硬件平台搭建，并确定了实现这个系统的重要的几个外设模块。4 DSP基本电路设计4.1 仿真口设计仿真器采用边界扫描技术和DSP芯片通过JTAG口相连接，实现了主机对DSP芯片的完全检测和控制。JTAG口提供给用户以使用仿真器下载程序的方法。上电时应先经JTAG接口连接仿真器，再加载5V电源,其接口如图4.1所示 ：图4.1 VC5416的JTAG的接线示意图 使用仿真器

41、时要注意：Emu0,Emu1上拉。TCK的频率应该为10M。PD脚为3.3V供电, 但是仿真器上需要5V电压供电,所以仿真器盒上需要单独供电。 表3.1 JTAG的引脚定义JTAG1TMSJTAG2TRSTJTAG3TDIJTAG4GNDJTAG5PD（5V）JTAG7TDOJTAG8GNDJTAG9TCK_RETJTAG10GNDJTAG11TCKJTAG12GNDJTAG13EMU0JTAG14EMU14.2 复位电路设计上面提到，TMS320VC5416的时钟频率是DSP系统的时钟频率比较高的，在运行时极有可能产生干扰和被干扰的现象，因此需要添加复位电路。C5416的复位输入引脚RS为处

42、理器提供了一种硬件初始化的方法,它是一种不可屏蔽的外部中断,可在任何时候对C5416进行复位。 系统上电后，RS引脚应至少保持5个时钟周期稳定的低电平，来确保数据、地址和控制线的正确配置。复位后(RS回到高电平)，CPU从程序存储器的FF80H单元取指，并开始执行程序。 C5416的复位分为软件复位和硬件复位。软件复位：是通过执行指令实现芯片的复位。硬件复位：是通过硬件电路实现复位。 对于复位电路的设计，一方面应确保复位低电平时间足够长（一般需要20ms以上），保证DSP可靠复位；另一方面应保证稳定性良好，防止DSP误复位。一般应保证复位输入端（RS）低电平至少持续6个时钟周期，即若时钟为20

43、MHz时为300ns。但在上电后，系统的晶振往往需要几百毫秒的稳定期，所以一般可设为100300ms。硬件复位有以下几种方法: 上电复位（利用RC电路的延迟特性来产生复位所需要的低电平时间、由RC电路和施密特触发器组成）、手动复位（通过上电或按钮两种方式对芯片进行复位）、自动复位（看门狗）。设计时可将上电复位和手动复位两个信号经过逻辑相与，然后送到DSP的复位输入引脚。图4.2给出了一种带有上电延迟复位和手动复位功能的复位电路。其中手动复位主要用于系统调试，另外在系统运行中出现故障时也可方便地使用。整形电路图4.2 手动复位功能电路。此外，DSP系统中还可以用硬件监控来实现复位（看门狗电路，如

44、硬件监控芯片MAX706等）。该电路的功能为当看门狗使能时，系统如果没有在规定时间间隔内对看门狗电路进行刷新，则产生复位信号，使系统重新从初始状态开始执行，以提高系统抗干扰能力。看门狗电路在上电复位后，应处于禁止状态，看门狗电路通过将系统控制寄存器0（WATHCHDOG）中的控制位WDEN置1来使能。看门狗电路使能后，通过对看门狗刷新口作写操作，来刷新看门狗。在本系统中，我们所使用的是手动复位，电路如下图所示：图4.3 手动复位电路实现4.3 时钟电路设计时钟信号的好坏直接决定了系统的稳定性,C5416芯片提供内部和外部两种方式的时钟发生模式，因此C5416时钟信号的产生有两种方法：使用外部时

45、钟源；使用芯片内部的振荡器。使用内部振荡器的优点是价格便宜、电路简单、节约面积、信号电平总能满足要求。一般建议使用内部振荡器。使用内部振荡器时,外部晶体推荐使用基次谐波晶体,等效串联电阻应小于30,负载电容小于10pF,在PCB设计时晶体和电容应尽量靠近DSP芯片。如果使用外部振荡器,则要考虑时钟信号电平不能大于电源电压、占空比要求、沿时间要求、高低电平宽度要求。建议在靠近时钟源的地方加入端接电阻以改善时钟信号性能。时钟电路用来为C54x芯片提供时钟信号，由一个内部振荡器和一个锁相环PLL组成，可通过芯片内部的晶体振荡器或外部的时钟电路驱动。在系统中，时钟电路是处理数字信息的基础, 同时它也是

46、产生电磁辐射的主要来源，其性能好坏直接影响到系统是否正常运行，所以时钟电路在数字系统设计中占有至关重要的地位。下面主要介绍DSP系统中时钟电路的设计：(1) 时钟电路的种类TI DSP系统中的时钟电路主要有三种：晶体电路、晶振电路、可编程时钟芯片电路。晶体电路：晶体电路最为简单，如图4.4所示。只需晶体和两个电容，价格便宜，体积小，能满足时钟信号电平要求，但驱动能力差，不可提供多个器件使用，频率范围小（20kHz60MHz），使用时还须注意配置正确的负载电容，使输出时钟频率精确、稳定。TI DSP 芯片除C6000、C5510等外，大都内部含有振荡电路，可使用晶体电路产生所需的时钟信号。也可不

47、使用片内振荡电路，直接由外部提供时钟信号。图4.4 晶体电路晶振电路：晶振电路如图5.3所示，其电路简单、体积小、频率范围宽（1Hz400MHz）、驱动能力强，可为多个器件使用。但由于晶振频率不能改变，多个独立的时钟需要多个晶振。另外在使用晶振时，要注意时钟信号电平，一般晶振输出信号电平为5V或3.3V，对于要求输入时钟信号电平为1.8V的器件，不能选用晶振来提供时钟信号（如VC5401、VC5402、VC5409和F281X等）。图4.5 晶振电路可编程时钟芯片电路：其电路较简单，一般由可编程时钟芯片、晶体和两个外部电容构成。有多个时钟输出，可产生特殊频率值，适于多个时钟源的系统，驱动能力强，频宽最高可达200MHz，输出信号电平一般为5V或3.3V，常用器件为CY22381（封装如图4.6所示，其有3个独立的PLL，3个时钟输出引脚）和CY2071A（有1个PLL，3个时