乐曲硬件演奏电路设计EDA课程设计报.doc

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1、EDA课程设计目 录1摘要22.关键词23.正文33.1 任务要求3 3.2 设计原理分析3 3.3 相应模块的VHDL语言43.4 硬件原理图8 3.5实验测量数据整理83.6仿真分析结果9 3.7仿真结果分析、总结与解释及改进方案11 3.8设计内容优点12 3.9本实验改进方案124、经验体会135、参考文献14乐曲硬件演奏电路设计摘要：在电子设计技术领域可编程逻辑器件的广泛应用，为数字系统的设计带来极大的灵活性，本系统是采用EDA技术设计的一个分频器设计硬件乐曲演奏电路，该系统基于计算机中时钟分频器的原理，采用自顶向下的设计方法来实现，它得主系统有三个模块组成。其由TONETABA.V

2、HD、NOTETABS.VHD、SPEAKERA.VHD三个部分组成。系统实现是用硬件描述语言VHDL按模块化方式进行设计，然后进行编程、时序仿真、整合。本系统功能比较齐全，有一定的使用价值。与利用微处理器（MPU）来实现乐曲演奏相比，一纯硬件完成乐曲演奏电路的逻辑要复杂得多，如果不借助于EDA工具和硬件描述语言，仅凭传统的数字逻辑电子技术，即使最简单的演奏电路也难以实现。组成乐曲的每个音符的发音频率值及其持续时间是乐曲能连续演奏所需的两个基本要素，问题是如何来获得这两个要素所对应的数值以及通过纯硬件的手段来利用这些数值实现所期望乐曲的演奏效果。模块NOTETABS类似于弹琴人的手指；TONE

3、TABA类似于琴键；SPEAKERA类似于琴弦或发声器。本实验设计项目以“梁祝”乐曲演奏电路的实现。关键词：EDA；VHDL；音调发生；分频；Max+plussII；正文：一、任务要求1、 利用分频器的设计，分析、及测试其功能，然后通过分频器测试音符的输出信号；2、 分析本次设计内容，掌握其各个模块的功能，输入不同的信号，仿真出其输出信号内容；3、 掌握EDA的使用工具Max+plussII,通过VHDL语言的编辑得出各个模块的电路内容；4、 组成乐曲的每个音符的发音频率值及其持续的时间是乐曲能连续演奏所需要的两个基本要素，运用这两个基本要素所对应的数值，通过纯硬件的手段实现乐曲的演奏效果；5

4、、 本设计是通过内部固定的音乐内容来实现音乐的自动播放，通过本次内容分析其优缺点，以及提出相关的改进方案；二、设计电路原理分析：本实验主要由三个模块组成。 模块一：为一个数控分频器SPEAKER，其中CLK端输一具有较高频率（12MHZ）的信号，通过SPEAKER分频后由SPKOUT输出。由于直接从数控分频中出来的输出信号是脉宽极窄的脉冲式信号，为了有利于驱动喇叭，需另加一个D触发器以均衡其占空比，但这时的频率将是原来的1/2。SPEAKER对CLK输入信号的分频比由11位预置数TONE10.0决定。SPKOUT的输出频率将决定每一音符的音调，这样分频计数器的预置值TONE10.0与SPKOU

5、T的输出频率就有了对应的关系。 模块二：TONETABA是确定乐曲的速度以及每个音符的节拍数。TONETABA的功能首先是为SPEAKER提供决定所发音符的分频预置数，而此数在SPEAKER输入口停留的时间为此音符的节拍值。模块TONETABA是乐曲简谱码对应的分频预置数查表电路，共13个，每一音符的停留时间由音乐节拍和音调发生器模块NOTETABS的CLK的输入频率决定，在此为4HZ。这13个值的输出由对应于TONETABA的4位输入值Index3.0确定，而Index3.0最多有16种可选值。输向TONETABA中的值ToneIndex3.0的输出与持续的时间由模块NOTETABS决定。

6、模块三：notetabs为音调发生器，在NOTETABS中设置了一个8位二进制计数器（计数最大值为138），这个计数器的计数频率选为4HZ，每一计数值的停留时间为0.25S，恰为当全音符设为0.75S时，四四拍的4分音符的持续时间三、相应模块的VHDL代码：1） 、Speaker的VHDL描述：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY Speaker IS PORT ( clk : IN STD_LOGIC; Tone : IN STD_LOGIC_VECTOR (10 DOW

7、NTO 0); SpkS : OUT STD_LOGIC );END;ARCHITECTURE one OF Speaker IS SIGNAL PreCLK,FullSpks : STD_LOGIC;BEGIN DivideCLK : PROCESS(clk) VARIABLE Count4 : STD_LOGIC_VECTOR (3 DOWNTO 0); BEGIN PreCLK 11 THEN PreCLK= 1; Count4 :=0000; ELSIF clk EVENT AND clk =1 THEN Count4 :=Count4+1; END IF; END PROCESS;

8、GenSpkS : PROCESS(PreCLK,Tone) VARIABLE Count11 : STD_LOGIC_VECTOR (10 DOWNTO 0); BEGIN IF PreCLKEVENT AND PreCLK = 1 THEN IF Count11 = 16#7FF# THEN Count11 :=Tone ;FullSpkS=1; ELSE Count11 :=Count11+1 ;FullSpks= 0;END IF; END IF; END PROCESS;DelaySpkS : PROCESS(FullSpks) VARIABLE Count2 : STD_LOGIC

9、;BEGIN IF FullSpksEVENT AND FullSpks= 1 THEN Count2 :=NOT Count2; IF Count2= 1 THEN SpkS=1; ELSE SpkSTone=11111111111;CODE=0000;HIGHTone=01100000101;CODE=0001;HIGHTone=01110010000;CODE=0010;HIGHTone=10000001100;CODE=0011;HIGHTone=10010101101;CODE=0101;HIGHTone=10100001010;CODE=0110;HIGHTone=10101011

10、100;CODE=0111;HIGHTone=10110000010;CODE=0001;HIGHTone=10111001000;CODE=0010;HIGHTone=11000000110;CODE=0011;HIGHTone=11001010110;CODE=0101;HIGHTone=11010000100;CODE=0110;HIGHTone=11011000000;CODE=0001;HIGHNULL;END CASE;END PROCESS;END;3）、NoteTabs模块LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD

11、_LOGIC_UNSIGNED.ALL;ENTITY NoteTabs IS PORT(clk : IN STD_LOGIC; ToneIndex : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END;ARCHITECTURE one OF NoteTabs ISCOMPONENT MUSIC PORT(address:IN STD_LOGIC_VECTOR(7 DOWNTO 0); inclock:IN STD_LOGIC; q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END COMPONENT; SIGNAL Counter:STD_LOG

12、IC_VECTOR(7 DOWNTO 0);BEGIN CNT8:PROCESS(clk,Counter) BEGIN IF Counter=138 THEN Counter=00000000; ELSIF(clkEVENT AND clk=1)THEN CounterCounter,q=ToneIndex,inclock=clk);END;4）、顶层文件LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SONGER IS - 顶层设计PORT ( CLK12MHZ : IN STD_LOGIC;CLK8HZ : IN STD_LOGIC;CODE

13、1 : OUT INTEGER RANGE 0 TO 3;HIGH1,SPKOUT : OUT STD_LOGIC);END;ARCHITECTURE one OF SONGER ISCOMPONENT TonebaPORT ( Index : IN STD_LOGIC_VECTOR(3 DOWNTO 0) ;CODE1 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ;HIGH : OUT STD_LOGIC;Tone : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END COMPONENT;COMPONENT SpeakeraPORT ( cl

14、k : IN STD_LOGIC;Tone1 : IN STD_LOGIC_VECTOR(10 DOWNTO 0); SpkS : OUT STD_LOGIC );END COMPONENT;component NotetabsPort ( clk :in std_logic;toneindex : out STD_LOGIC_VECTOR(3 DOWNTO 0);end component;SIGNAL Tone : INTEGER RANGE 0 TO 16#7FF#;SIGNAL ToneIndx: INTEGER RANGE 0 TO 15;BEGINu1:TonebaPORTMAP(

15、Index=Indx,Tone=Tone2,CODE=CODE1,HIGH=HIGH1);u2 : Speaker PORT MAP (clk=CLK12MHZ,Tone1=Tone2, SpkS=SPKOUT );u3 : Notetabs PORT MAP(clk=CLK8HZ,Index0=Indx);END;5)、定制ROM的mif文件：WIDTH=4; 实用应该以分号为行展开 DEPTH=256; ADDRESS_RADIX=DEC;DATA_RADIX=DEC;CONTENT BEGIN00:3;01:3;02:3;03:3;04:5;05:5;06:5;07:6;08:8;09:

16、8;10:8;11:9;12:6;13:8;14:5;15:5;16:12;17:12;18:12;19:15;20:13;21:12;22:10;23:12;24:9;25:9;26:9;27:9;28:9;29:9;30:9;31:0;32:9;33:9;34:9;35:10;36:7;37:7;38:6;39:6;40:5;41:5;42:5;43:6;44:8;45:8;46:9;47:9;48:3;49:3;50:8;51:8;52:6;53:5;54:6;55:8;56:5;57:5;58:5;59:5;60:5;61:5;62:5;63:5;64:10;65:10;66:10;6

17、7:12;68:7;69:7;70:9;71:9;72:6;73:8;74:5;75:5;76:5;77:5;78:5;79:5;80:3;81:5;82:3;83:3;84:5;85:6;86:7;87:9;88:6;89:6;90:6;91:6;92:6;93:6;94:5;95:6;96:8;97:8;98:8;99:9;100:12;101:12;102:12;103:10;104:9;105:9;106:10;107:9;108:8;109:8;110:6;111:5;112:3;114:3;115:3;116:8;117:8;118:8;119:8;120:6;121:8;122:

18、6;123:5;124:3;125:5;126:6;127:8;128:5;129:5;130:5;131:5;132:5;133:5;134:5;135:5;136:0;137:0;138:0;END;四、硬件电路结构图五、实验测量数据整理、仿真分析结果一、编译1、编译过程1）建立顶层设计文件夹SONGER在硬盘适当位置建立SONGER文件夹中。注意：该文件夹的路径中不能包含汉字。路径中的所有目录和子目录的名称都必须符合VHDL的语法规则。2）子模块文件的设计打开Max+plussII，新建三个.VHD文件，输入所有的子模块源程序后保存在SONGER文件夹下，并进行查错操作。3）顶层模块文件

19、设计打开Max+plussII，新建一个MUSIC.VHD文件，输入源程序后进行保存、查错、编译、功能和时序仿真等相关操作。二、仿真结果由于本设计从仿真图上来判断设计是否成功不太直观。最好的方法是完成下载验证通过实际电路验证，所以这里给出仿真结果有误差不是很符合实际效果。下面只给出仿真图，如下图所示1、TONETABS的仿真图形：2、SPEAKEER的仿真图形：3、SONGER顶层文件的仿真图形：4、主模块的仿真图形：三、下载验证1、锁定引脚按照下表表一所示对应关系锁定引脚。名称引脚CLK8HZPIN_79CLK12MHZPIN_183CODE10PIN_39CODE11PIN_40CODE1

20、2PIN_41CODE13PIN_42HIGH1PIN_192、下载验证通过选择ALTER实验箱配置方案，按照前面所述的方法进行程序配置，然后进行验证演示仿真结果分析、总结与解释及改进方案1、 产生各音符所需的频率可用一分频器实现，由于各音符对应的频率多为非整数而分频系数又不能为小数，故必须将计算得到的分频数四舍五入取整。若分频器时钟频率过低，则由于分频系数过小，四舍五入取整后的误差较大；若时钟频率产生各音符所需的频率可用一分频器实现，由于各音符对应的频率多为非整数，过高，虽然误差变小，但会增加分频器的分频级数；2、 分频计数器的预置值Tone10.0与SPKOUT的输出频率就有了对应关系。在

21、动态显示乐曲演奏器的设计中，采用音符编码输出的方式，即乐曲中每一个高、中、低音音符对应着不同的编码，由编码确定对应音符的输出频率.3、 音符的持续时间需根据乐曲的速度及每个音符的节拍数来确定，TONETABA的功能首先是为SPEAKER提供决定所发音符的分频预置数，而此数在SPEAKER输入口停留的时间即为此音符的节拍值；优点及其改进方案：1、 VHDL类型众多而且支持用户自定义类型，支持自顶而下的设计方法和多种电路的设计，设计层次较高、用于较复杂的计算时，能尽早发现存在的问题，缩短设计周期2、 与利用微处理器（CPU或MCU）来实现乐曲演奏相比，以纯硬件完成乐曲演奏电路的逻辑要复杂得多，如果

22、不借助于功能强大的EDA工具和硬件描述语言，仅凭传统的数字逻辑技术，即使最简单的演奏电路也难以实现；3、 利用EDA技术设计的电路电路，具有硬件电路简捷，集成度高。性能稳定的优点。这种设计方法效率高，风格灵活，体现了现代电子电路设计的先进思想；改进方案：本实验的音乐播放属于软件的方式内置音符，可以通过改变实现方式改变音乐的产生，用按键CS来选择不同功能，第一种功能是用手动即通过按键的形式输入不同音名，第二种功能是音乐发生器，可以自动重复播放“梁祝”音乐，当CS为高电平1时，选择功能二，当CS为低电平0时，选择功能一，其改进方案的电路如下：经验交流：1、 相对于其它计算机语言的学习，如C 或汇编

23、语言，VHDL 具有明显的特点。这不仅仅是由于VHDL 作为一种硬件描述语言的学习需要了解较多的数字逻辑方面的硬件电路知识，包括目标芯片基本结构方面的知识更重要的是由于VHDL 描述的对象始终是客观的电路系统。传统的软件编程语言只能根据CPU 的工作方式，以排队式指令的形式来对特定的事件和信息进行控制或接收。在CPU 工作的任一时间段内只能完成一种操作。因此，任何复杂的程序在一个单CPU 的计算机中的运行，永远是单向和一维的。因而程序设计者也几乎只需以一维的思维模式就可以编程和工作了。VHDL 虽然也含有类似于软件编程语言的顺序描述语句结构，但其工作方式是完全不同的。软件语言的语句是根据CPU

24、 的顺序控制信号，按时钟节拍对应的指令周期节拍逐条运行的，每运行一条指令都有确定的执行周期。但VHDL 则不同，从表面上看，VHDL 的顺序语句与软件语句有相同的行为描述方式，但在标准的仿真执行中有很大的区别。VHDL 的语言描述只是综合器赖以构成硬件结构的一种依据，但进程语句结构中的顺序语句的执行方式决非是按时钟节拍运行的。2、 通过本次实验，我认识到理论要与实际结合，培养动手动脑能力的重要性，做事情要抱着一丝不苟的态度，这样才能做好事情。同时也进一步了解到EDA的强大之处，硬件电路的优秀的地方，对硬件方面更感兴趣。参考文献1、王锁萍 电子设计自动化（EDA）教程。成都电子科技大学出版社，2

25、000年2、 沈明山.EDA技术及可编程器件应用实例.科学出版社，2004年10月3 、赵明富.李立军.EDA技术基础.北京大学出版社，2007年6 月4 、江国强.EDA技术与应用.电子工业出版社，2007年4月5、百度百科.VHDL. 6、汉泽西 等.EDA技术及其应用,2000年7月7、李国洪. EDA技术与实践.机械工业出版社， 2004年7月8、谭会生 EDA技术及应用，西安电子科技大学出版社2003年7月 9、李国洪 EDA技术与实验 ，机械工业出版社200910、付家才 EDA原理与应用 ，化学工业出版社 2000年1月11、潘松黄继业编著 EDA技术实用教程 ， 科学出版社2005物理与电子信息学院课程设计评定意见指导教师评语主要内容包括：设计报告内容的完整性和完成情况、报告格式的规范性、通过课程设计取得的收获等。成绩： 签名： 年 月 日注：本页与上一页用A3纸套印成封面和封底，课程设计报告正文用A4纸打印然后装订15