EDA课程设计电子钟大学《EDA课程设计》说明书.doc

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1、xx大学EDA课程设计说明书目录摘 要1第1章 绪论21.1选题背景21.2电子钟简介21.2.1电子钟的特点21.2.2电子钟的发展趋势21.3本实验设计所要实现的目标3第2章 整体设计思想42.1功能设计42.2设计总体方案42.3设计原理52.3.1时、分、秒计时器52.3.2校时电路5第3章 程序设计及调试63.1 总体设计63.2 各子模块设计63.2.1千分频器模块63.2.2六十进制计数器模块83.2.3二十四进制计数器模块113.2.4二选一多路选择器模块133.2.5二十四选四MUX24_4模块143.2.6片选信号SEL模块163.2.7译码器DISP模块17第4章 总程序

2、调试204.1 总电路图204.2 总波形仿真图204.3 实验室实验图21第5章 设计心得23参考文献：24摘 要伴随着计算机、集成电路和电子设计技术的发展，EDA技术在过去的几十年里取得了巨大的进步。EDA技术使得设计者的工作仅限于利用软件的方式，即利用硬件描述语言和EDA软件Quartus 等即可完成对系统硬件功能的实现。EDA技术研究的对象是电子设计的全过程，有上到下依次包括了系统级、电路级和物理级三个层次。VHDL作为一个规范语言和建模语言，具有很强的电路描述和建模能力，能从多个层次对数字系统进行建模和描述，从而大大简化了硬件设计任务，提高了设计效率和可靠性。VHDL具有与具体硬件电

3、路无关和设计平台无关的特性，并且具有良好的电路行为描述和系统描述的能力，并在语言易读性和层次化结构化设计方面，表现了强大的生命力和应用潜力。本设计是通过Quartus 软件、VHDL语言编程及FPGA芯片来实现常见的电子钟，该电子钟可以根据一个控制键能选择显示时、分、秒，并且可以显示翻屏。本设计中用6位LED数码管显示时、分和秒，同时可以通过拨开关调整时、分、秒进行清零。关键词：Quartus ；VHDL；电子钟第1章 绪论1.1选题背景日常生活中必不可少的物品，广泛用于个人家庭以及车站、机场、电影院等公共场所，给人们的生活、学习、工作、娱乐带来极大的方便。钟表的数字化给人们生产生活带来了极大

4、的方便。它扩展了钟表原有的报时功能，诸如定时自动报警、按时自动打铃、时间程序自动控制、定时广播、定时启闭电路、定时开关烘箱、通断动力设备，甚至各种定时电气的自动启用等，这些都是以钟表数字化为基础的。因此，研究数字电子钟以及扩大其在生活中的应用，有着非常现实的意义。1.2电子钟简介1.2.1电子钟的特点数字电子钟是一种用数字电路技术，实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有走时准确、性能稳定、携带方便等优点，且具有更长的使用寿命，因此得到了广泛的使用。电子钟是一种利用数字电路来显示秒、分、时的计时装置，与传统的机械钟相比，它具有走时准确、显 示直观、

5、无机械传动装置等优点，因而得到广泛应用。随着人们生活环境的不断改善和美化，在许多场合可以看到数字电子钟。1.2.2电子钟的发展趋势尽管目前市场上已有现成的数字钟集成电路芯片，价格便宜，使用也非常方便。鉴于数字钟电路的基本组成包含了数字电路的主要组成部分，为了让数字电路的知识能够有机的、系统地联系起来用于实际，进行数字钟的设计是必要的。另外目前市场上提供的无论是机械钟还是石英钟在晚上无照明的情况下都是不可见的。要知道当前的时间，必须先开灯，故较为不便。现在市场上出现了这样一类的电子钟，它以六只LED数码管来显示时分秒，与传统的以指针显示秒的方式不同，违背了人们传统的习惯与理念，而且这类电子钟一般

6、是采用大型显示器件，适用于银行、车站等公共场所。这种新型的电子钟因其方便、直观的特点也得到了社会的欢迎，在社会上占有相当一部分市场。1.3本实验设计所要实现的目标用Quartus 软件设计一个有时、分、秒计数显示功能的电子钟，以24小时循环计时，并显示在LED显示器上，有校时功能，可以分别对时分进行单独校时的电子钟。第2章 整体设计思想2.1功能设计（1）有时、分、秒计数显示功能，以24小时循环计时；（2）有校时功能，可以分别对时分进行单独校时；（3）时钟计数显示在LED显示器上。2.2设计总体方案数字电子钟由六个部分组成。其中分频器把输入频率分成标准的秒信号发生器，由不同进制的计数器、译码器

7、和显示器组成计时系统。秒信号送入计时器进行计数，把累计的结果以“时”、“分”、“秒”的十进制数字显示出来。“时”显示由二十四进制计数器、译码器和显示器构成，“分”、“秒”显示分别由六十进制计数器、译码器和显示器构成。另外，用二选一选择器作校正时间。总体框图如下：译码器显示器显示秒60进制计数器分频器CLK 译码器显示器显示分60进制计数器选择器校时/进位译码器显示器显示时24进制计数器选择器校时/进位2.3设计原理2.3.1时、分、秒计时器时计时器为一个24进制计数器，分、秒计时器为60进制计数器。当秒计时器接收到一个秒脉冲时，秒计时器从00计数到59，此时显示器将显示0059；每当秒计数器算

8、到00时，就会产生一个脉冲输出送到分计时器，此时计数器数值在原有基础下加1；每当分计数器数到00时，就会产生一个脉冲输出送到时计时器，此时时计数器数值在原有基础下加1。即当数字钟运行到23点59分59秒时，当秒计时器再接收一个秒脉冲，数字钟将显示00点00分00秒。2.3.2校时电路 校时电路由二选一多路选择器构成，当调“分”开关按下时（低电平），1HZ的秒脉冲直接选送到分计数器，从而实现快速调分的功能；正常工作状态下（高电平），“分”开关弹起，则把满60秒产生的进位信号co作为时钟计数，实现正常计数功能。同样，当调“时”开关按下时（低电平），1HZ的秒脉冲直接选送到时计数器，从而实现快速调时

9、的功能；正常工作状态下（高电平），“时”开关弹起，则把满60分产生的进位信号co作为时钟计数，实现正常计数功能。第3章 程序设计及调试3.1 总体设计该电子钟由七个模块构成，即秒计时器模块、分计时器模块、时计时器模块、星期计时器模块、报时模块、分频模块和译码模块组成。程序产生的一秒定时，达到时分秒的计时，六十秒为一分钟，六十分钟为一小时，满二十四小时为一天。图 1总体设计图3.2 各子模块设计3.2.1千分频器模块1.功能：把1000HZ的频率变为1HZ的秒脉冲信号做好准备。2分频模块图1图 2分频模块图3.程序如下LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.AL

10、L;ENTITY fen10 IS PORT(clk: IN STD_LOGIC; fout: OUT STD_LOGIC);END fen10;ARCHITECTURE behave OF fen10 IS signal q:std_logic; BEGIN PROCESS(clk)variable cnt:integer range 0 to 499; BEGIN IF clkevent AND clk=1 THEN IF cnt499 THEN cnt:=cnt+1; q=0; else cnt:=0; q=1; END IF ; END IF ;END PROCESS;process(

11、q) variable q2 : std_logic; begin if qevent and q=1 then q2:= not q2; if q2=1 then fout=1; else fout=0; end if; end if; end process; end behave;4.波形仿真如下图 3分屏器波形仿真波形仿真分析：输入频率为1KHZ的时钟信号，输出1HZ的时钟信号，实现办法为通过计数500次，输出电平翻转一次，输出一高一低电平形成一个周期，输出频率为1HZ即周期为1秒的时钟信号3.2.2六十进制计数器模块1.功能计数器是最常用的时序电路之一，其基本工作原理是当一个脉冲信号

12、输入时，就计数一次，如异步二进制计数器初态为0000，当有一个脉冲信号输入后变为0001，下一个脉冲输入则变为0010，以此类推。在本设计中“秒”、“分”计数器为60进制。在59变为00时，计算器有进位输出。 2六十进制cnt60模块图如下图 4 cnt60模块图3.程序如下LIBRARY ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt60 isport(clk,clr:in std_logic; co:out std_logic; ten,one: out std_logic_vector

13、(3 downto 0); end cnt60;architecture behave of cnt60 issignal q: std_logic_vector(7 downto 0);BEGIN PROCESS(clk,q) BEGIN IF clr=1 THEN q=00000000; 计数器异步复位 ELSIF clkevent and clk=1 THEN IF(q1011001) THEN IF(q(3 downto 0)=1001) THEN q=q+7; ELSE q=q+1; END IF; ELSE q=00000000; END IF; ten=q(7 downto 4)

14、; one=q(3 downto 0); ELSIF clkevent and clk=1 THEN IF(q=00000000) THEN co=1; else co=0; END IF; END IF; END PROCESS;END behave;4.波形仿真图 5 cnt60波形仿真仿真波形分析：有仿真波形图可知，当clr清零端为0，clk为上升沿时，不难看出，在59变为00时，进位co有输出。3.2.3二十四进制计数器模块1.功能计数器是最常用的时序电路之一，其基本工作原理是当一个脉冲信号输入时，就计数一次，如异步二进制计数器初态为0000，当有一个脉冲信号输入后变为0001，下一个

15、脉冲输入则变为0010，以此类推。在本设计中“时”计数器为24进制。在23变为00时，计算器进位。2二十四进制cnt24模块图如下图 6 cnt24模块图3.程序如下LIBRARY ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt24 isport(clk,clr:in std_logic; co:out std_logic; ten,one:out std_logic_vector(3 downto 0); end cnt24;architecture behave of cnt24 iss

16、ignal q: std_logic_vector(7 downto 0);BEGIN PROCESS(clk) BEGIN IF clr=1 THEN q=00000000; ELSIF clkevent and clk=1 THEN IF(q00100011) THEN IF(q(3 downto 0)=1001) THEN q=q+7; ELSE q=q+1; END IF; ELSE q=00000000; END IF; ten=q(7 downto 4); one=q(3 downto 0); ELSIF clkevent and clk=1 THEN IF(q=00000000)

17、 THEN co=1; else co=0; END IF; END IF;END PROCESS;END behave;4.波形仿真图 7 cnt24波形仿真仿真波形分析：有仿真波形图可知，当clr清零端为0，clk为上升沿时，不难看出，在23变为00时，进位co有输出。3.2.4二选一多路选择器模块1.功能当调“分”开关按下时（低电平），1HZ的秒脉冲直接选送到分计数器，从而实现快速调分的功能；正常工作状态下（高电平），“分”开关弹起，则把满60秒产生的进位信号co作为时钟计数，实现正常计数功能。同样，当调“时”开关按下时（低电平），1HZ的秒脉冲直接选送到时计数器，从而实现快速调时的功能

18、；正常工作状态下（高电平），“时”开关弹起，则把满60分产生的进位信号co作为时钟计数，实现正常计数功能。2二选一多路选择器模块图如下图 8二选一多路选择器模块图3.程序如下LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY max21 ISPORT(a,b,s:IN BIT; y:OUT BIT);END ENTITY max21;ARCHITECTURE one OF max21 ISBEGINprocess(s)begin if s=0 theny=a;elseyqqqqqqq=1111; end case; end process;end b

19、ehave;3.2.6片选信号SEL模块1.功能SEL模块是一个3位二进制计数器，用来控制数码管的片选信号。2片选信号sel模块图如下图 10片选信号sel模块图3.程序如下LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY sel IS PORT(clk:IN STD_LOGIC; q:OUT STD_LOGIC_VECTOR(2 downto 0);END sel;ARCHITECTURE arc OF sel ISBEGINprocess(clk)variable cnt:STD_

20、LOGIC_VECTOR(2 downto 0);begin if clkevent and clk=1 thencnt:=cnt+1;end if;qqqqqqqqqqqq=0000000;end case;end process;END behav;第4章 总程序调试4.1 总电路图图 12总电路图4.2 总波形仿真图总波形仿真后如下图，图13为输出显示数码管由0变为1的过程，图14为输出数码管由1变为2的过程。图 13输出数码管由0变为1的波形图 14输出数码管由1变为2的波形由上面两个波形图不难看出电子钟在计时4.3 实验室实验图图 15实验室连线图图 16实验显示器图 由左至右分别为

21、时、分、秒第5章 设计心得通过本次的对数字钟的EDA设计，我对EDA的设计有了更加深度的了解。对使用QUARTUSII 有了新的体会，对VHDL语言的使用也有了新的认识。刚开始以为这个设计很简单，但是深入的分析后，发现很多内部信号需要寄存。通过我和我的组员一同翻阅资料，认真讨论，仔细研究，再与老师进行分析后，对我原本设计有错误的程序进行修改。在接连编译错误后，终于编写出正确的程序。在波形仿真时，也遇到了一点困难,想要的结果不能在波形上得到正确的显示:在设定输入的时钟信号后，电子时钟开始工作，但是有部分错误。后来，在数十次的调试之后，才发现是因为Endtime的值需要设置的长一点：100ps左右

22、，这样就可以观察到完整的仿真结果。对于这次的课题设计，我充分的感受到动手设计的重要性。在设计的过程中遇到问题，可以说得是困难重重，这毕竟第一次做的，难免会遇到过各种各样的问题，同时在设计的过程中发现了自己的不足之处，对以前所学过的知识理解得不够深刻，掌握得不够牢固。只是通过课题上学习的理论知识是远远不够的，需要再课后仔细分析，研究，到图书馆查资料学习研究，对QUARTUSII和VHDL要多加练习。使之运用熟练。通过本次的课题设计，我也能感受到EDA的可编程性与多功能性，充分运用好EDA，可以进行很多各种各样的设计，对我们以后设计有了一种新的方法。最后，感谢老师，感谢一同合作的同学的帮助。参考文献：1 阎石主编数字电路技术基础（第五版）北京：高等出版社，20062 焦素敏编著EDA应用技术（第二版）北京：清华大学出版社，2013.3 尤忠琪，金燕，李如春编著.模拟电子技术基础教程. 北京：科学出版社，2004.忽略此处.24