基于CPLD数字钟设计.doc

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1、目录l 设计要求l 设计思路l CPLD简介l 主要VHLD源程序l 波形仿真l 实物图l 心得体会一、 设计要求。 具有时、分、秒的计数显示功能，24小时循环显示。 具有清零、预置初值功能，实现LED动态显示，整点报时采用声音报时。 采用元件例化方式实现各模块间的连接。二、 设计思路. (原理图)三、 CPLD简介。 CPLD(Complex Programmable Logic Device)复杂可编程逻辑器件，是从PAL和GAL器件发展出来的器件，相对而言规模大，结构复杂，属于大规模集成电路范围。是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台

2、，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆（“在系统”编程）将代码传送到目标芯片中，实现设计的数字系统。 四、主要VHDL源程序。 24进制计数器。 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;-*entity count24 Isport(en1,en2,clk,rst:in std_logic;co:out std_logic;a,b:out std_logic_vector(3 downto 0);end count24;-*architecture rtl of

3、count24 issignal aout,bout:std_logic_vector(3 downto 0);signal cout:std_logic;beginprocess(en1,en2,clk,rst)beginif(rst=0)thenaout=0000;aout=0000;cout=0;elsif(clkevent and clk=1)thenif(en1=1 or en2=0)thenif(bout=2)thenif(aout=3)thenaout=0000;bout=0000;cout=1;elseaout=aout+1;cout=0;end if;elsif(aout=9

4、)thenaout=0000;bout=bout+1;cout=0;elseaout=aout+1;cout=0;end if;end if;end if;end process;a=aout;b=bout;co=cout;end rtl;六十进制计数器。 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;-*entity mincount Isport(en1,en2,clk,rst:in std_logic;co:out std_logic;a,b:out std_logic_vector(3

5、downto 0);end mincount;-*architecture rtl of mincount issignal aout,bout:std_logic_vector(3 downto 0);signal cout:std_logic;beginprocess(en1,en2,clk,rst)beginif(rst=0)thenaout=0000;bout=0000;cout=0;elsif(clkevent and clk=1)thenif(en1=1 or en2=0)thenif(aout=9)thenaout=0000;if(bout=5)thenbout=0000;cou

6、t=1;elsebout=bout+1;end if;elseaout=aout+1;cout=0;end if;end if;end if;end process;a=aout;b=bout;co=cout;end rtl;（3） 主体部分. library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;-*entity scanselect Isport(clk,rst:in std_logic;in1,in2,in3,in4,in5,in6:in std_logic_vector(3 downto 0);

7、sel:out std_logic_vector(2 downto 0);dataout:out std_logic_vector(3 downto 0);end scanselect;-*architecture rtl of scanselect issignal cnt:std_logic_vector(2 downto 0);beginprocess(rst,clk)beginif(rst=0)thencnt=000;elsif(clkevent and clk=1)thenif(cnt=101)thencnt=000;else cnt=cnt+1;end if;if cnt=000

8、then dataout=in1;elsif cnt=001 then dataout=in2;elsif cnt=010 then dataout=in3;elsif cnt=011 then dataout=in4;elsif cnt=100 then dataout=in5;elsif cnt=101 then dataout=in6;end if;end if;end process;sel=cnt;end rtl; 五、系统仿真/硬件验证 波形仿真 （ 秒钟计数模块仿真图） （分钟计数模块仿真图） （小时计数模块仿真图） （ 扫描函数模块仿真） 六、实物图。 七、 心得体会。 经过一周星期对实践的制作，从中学到了很多。首先是对EDA的vhd语言的更深层次认识，本来觉得EDA编程语言比较麻烦，可是接触了以后也就觉得它还是有它方便的地方，尤其是和图形编程结合的特点。其次，这个实践其实到目前为止应该还不是一个成功的作品，还是有很多的仿真没有完成，原因可能也是自己的技术不到位。但是整个制作的过程中，它促进了同学之间的相互沟通，也让我在自己的专业知识的学习过程中，更多的，更好的学习一门知识，用于以后的实践应用中，做这个数字钟的设计中包含了很多不同功能的程序，让我在其中学到了一些程序的中的思路，掌握vhd语言。相信现在只是一个起步，以后，我们会更好的去学习EDA.