西安电子科技大学EDA实验报告.docx
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1、实验一:QUARTUS 软件使用及组合电路设计仿真实验目的:学习 QUARTUS 软件的使用,掌握软件工程的建立,VHDL源文件的设计和波形仿真等基本内容;实验内容:1. 四选一多路选择器的设计 首先利用Quartus完成4选1多路选择器的文本编辑输入(mux41a.vhd)和仿真测试等步骤,给出仿真波形。步骤:(1) 建立工作库文件夹和编辑设计文件;(2) 创建工程;(3) 编译前设置;(4) 全程编译;(5) 时序仿真;(6) 应用RTL电路图观测器(可选择)实验程序如下:LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux41 IS PO
2、RT( S10:IN STD_LOGIC_VECTOR(1 DOWNTO 0); A,B,C,D:IN STD_LOGIC; Q:OUT STD_LOGIC );END ENTITY mux41;ARCHITECTURE bhv OF mux41 ISBEGINPROCESS(A,B,C,D,S10)BEGIN IF S10=00 THEN Q=A; ELSIF S10=01 THEN Q=B; ELSIF S10=10 THEN Q=C; ELSE Q LED7S 0 WHEN 0001 = LED7S 1 WHEN 0010 = LED7S 2 WHEN 0011 = LED7S 3 WH
3、EN 0100 = LED7S 4 WHEN 0101 = LED7S 5 WHEN 0110 = LED7S 6 WHEN 0111 = LED7S 7 WHEN 1000 = LED7S 8 WHEN 1001 = LED7S 9 WHEN 1010 = LED7S A WHEN 1011 = LED7S B WHEN 1100 = LED7S C WHEN 1101 = LED7S D WHEN 1110 = LED7S E WHEN 1111 = LED7S F WHEN OTHERS = NULL ; END CASE ; END PROCESS ; END ;波形仿真如图: 如图,
4、当输入端A依次输入0-15的四位二进制码时,输出端依次输出(0-9及A-F)的数码管所对应的七位二进制数,例如,当输入0000时,输出端输出1000000(即字符的ASCII码),显示在数码段上即0。实验二 计数器设计与显示实验目的:(1)熟悉利用QUARTUS II中的原理图输入法设计组合电路,掌握层次化设计的方法;(2)学习计数器设计、多层次设计方法和总线数据输入方式的仿真,并进行电路板下载演示验证。实验内容:1.完成计数器设计设计含有异步清零和计数使能的4位二进制加减可控计数器。要求:(1)写出设计框图、流程和方法; (2) 利用VHDL设计实现程序; (3)进行波形仿真验证;CLC,C
5、LK,EN开始EN,CLC,CLK开始 (4)完成设计实验报告:将实验原理、设计过程、编译仿真波形和分析结果写进实验报告。CLC=0Q1=Q1-1QQ1=Q1+1EN=1CLKEVENTCLK=1Q10)NOYQ=Q1YN其设计原理:由三个输入端CLC,CLK,EN控制计数器的输出和计数方式,其中当清零端CLC=1时,输出端输出为全零;当CLC=0时,正常计数。其中如果出现时钟上升沿,加减控制端EN=1时,为加法计数,反之则为减法计数。在程序设计时,在进程中引入信号Q1,在进程中完成标准逻辑位的加减,结束进程之后将其给输出。设计框图如上所示。实验程序如下:LIBRARY IEEE;USE IE
6、EE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT4 IS PORT(CLK:IN STD_LOGIC; EN:IN STD_LOGIC; CLC:IN STD_LOGIC; Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );END ENTITY CNT4;ARCHITECTURE BHV OF CNT4 IS SIGNAL Q1:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN PROCESS(CLK) BEGIN IF CLC=1 THEN Q10); ELSIF (C
7、LKEVENT AND CLK=1) THEN IF EN=1 THEN Q1=Q1+1; ELSE Q1=Q1-1; END IF; END IF; END PROCESS; Q=Q1;END ARCHITECTURE BHV;波形仿真结果如图:如上图所示,当CLC=1时,清零;否则,正常计数。EN=0时,减法计数,EN=1时,加法计数。仿真验证实验设计成功。2.计数器显示译码设计与下载用原理图输入法的方式,以前面设计的七段译码器DecL7S和计数器为底层元件,完成“计数器显示译码”的顶层文件设计。设计原理:为了使数码管的变化能够用肉眼观察,将输入时钟(50MHz)先进行进行50M分频,输出
8、频率为1Hz的时钟。其中分频器采用M=50M计数器的进位输出端来实现,将分频后的时钟信号送入四位二进制加减可控计数器的时钟输入端。四位二进制加减可控计数器由实验1中提供,其输出作为七段译码器的输入端。50M分频器程序设计:LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT5M IS PORT(CLK:IN STD_LOGIC; CLK_OUT:OUT STD_LOGIC );END ENTITY CNT5M;ARCHITECTURE BHV OF CNT5M IS SIGNAL
9、COUNT:STD_LOGIC_VECTOR(26 DOWNTO 0);BEGIN PROCESS BEGIN WAIT UNTIL CLKEVENT AND CLK=1; IF(COUNT49999999) THEN COUNT=COUNT+1; CLK_OUT=0; ELSE COUNT0); CLK_OUT=1; END IF; END PROCESS;END ARCHITECTURE BHV;修改后加减计数器程序:LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT4 IS
10、 PORT(CLK:IN STD_LOGIC; UPDOWN:IN STD_LOGIC; RESET,ENABLE:IN STD_LOGIC; Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );END ENTITY CNT4;ARCHITECTURE BHV OF CNT4 IS SIGNAL Q1:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN PROCESS(CLK) BEGIN IF ENABLE=1 THEN IF RESET=1 THEN Q10); ELSIF (CLKEVENT AND CLK=1) THEN IF UPDOWN=1
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