等精度数字频率计.doc

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1、毕业论文（设计）题 目 等精度数字频率计 院 系 电子信息学院 专 业 电子信息工程 班 级 XXXXXXX 考生姓名 XXXXXXXXXX 准考证号 XXXXXXXXXXXXXXX 指导老师 XXXXXXX 13目录摘要1第一章 绪 论21.1 频率计概述21.2频率计发展现状31.3 FPGA概述41.4 VHDL简介5第二章 等精度频率计工作原理72.1 等精度频率计的工作原理72.2频率测量模块82.3周期测量模块92.4 脉宽测量模块92.5占空比测量模块10第三章 基于FPGA器件的功能模块电路设计113.1脉冲同步检测电路113.2锁存器113.3乘法器123.4 除法器13第四

2、章 主要VHDL源程序164.1 等精度频率计测试模块164.2 计数模块184.3 仿真结果18第五章 设计总结21参考文献22致谢23摘要关键字：第一章 绪 论1.1 频率计概述1.2频率计发展现状1.3 FPGA概述1.4 VHDL简介VHDL的英文全名是Very-High-Speed Integrated Circuit Hardware Description Language，诞生于1982年。1987年底，VHDL被IEEE和美国国防部确8认为标准硬件描述语言。自IEEE公布了VHDL的标准版本，IEEE-1076(简称87版)之后，各EDA公司相继推出了自己的VHDL设计环境，

3、或宣布自己的设计工具可以和VHDL接口。此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本，(简称93版)。现在，VHDL和Verilog作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。有专家认为，在新的世纪中，VHDL与Verilog语言将承担起大部分的数字系统设计任务。VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬

4、件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体(可以是一个元件，一个电路模块或一个系统)分成外部(或称可视部分及端口)和内部(或称不可视部分)。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。应用VHDL进行工程设计的优点是多方面的。(1)与其他的硬件描述语言相比，VHDL具有更强的行为描述能力，从而决定了他成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计

5、大规模电子系统的重要保证。(2)VHDL丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。(3)VHDL语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。符合市场需求的大规模系统高效，高速的完成必须有多人甚至多个代发组共同并行工作才能实现。(4)对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动的把VHDL描述设计转变成门级网表。(5)VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计。第二章 等精度频率计工

6、作原理2.1 等精度频率计的工作原理图2-1 等精度数字频率计工作原理 图2-1中预置门控制信号CL可由单片机发出，可以证明，在1秒0.1秒时间选择的范围内，CL的时间宽度对测频精度几乎没有影响，在此设其宽度为Tpr.BZH和TF模块是两个可控的32位高速计数器，BENA和ENA分别是它们的计数允许信号端，高电平有效。 标准频率信号从BZH的时钟输入端BCLK输入，设其频率为Fs.;经整形后的被测信号从与BZH相思的32位计数器TF的时钟输入端TCLK输入，设其真实频率值为Fxe，被测频率为Fx。测频原理说明如下：2.2频率测量模块1) 直接测频法： 把被测频率信号经整形电路处理后加到闸门的一

7、个输入端，只有在闸门开通时间T（以秒计）内，被计数的脉冲送到十进制计数器进行计数。2) 组合测频法：是指在高频时采用的直接测频法，低频时采用直接测量周期法测信号的周期，然后换算成频率。3) 倍频法：是指把频率测量范围分成多个频段，使用倍频技术，根据频段设置倍频系数，将经整形的低频信号进行倍频后再进行测量，对高频段直接进行测量。倍频法比较难实现。4) 等精度测频法2.3周期测量模块图2-3 测评、周期控制模块1） 直接周期测量法：用被测信号经方法整形后形成的方波信号直接控制计数门控电路，使主门开放时间等于信号周期Tx,时标为Ts的脉冲在主门开放时间进入计数器，设在Tx期间计数值为N，可以根据以下

8、公式来算的被测信号周期： （2-3） 经误差分析，可得结论：用该测量法测量时，被测信号的频率越高，测量越大。2）等精度周期测量法：该方法在测量电路和测量精度上与等精度频率测量完全想通，只是进行计算公式不同，用周期1/T代换频率f即可，其计算公式为： （2-4）2.4 脉宽测量模块图2-5 测脉宽、占空比控制模块图 在进行脉冲宽度测量时，首先经信号处理电路进行处理，限制只有信号的70MHZ幅度机器以上部分才能输入数字测量部分。脉冲边沿被处理的非常陡峭，然后送入测量计数器进行测量。测量电路在检测到脉冲信号的上升沿时倒开计数器，在下降沿时关闭计数器，设脉冲宽度为Twx，计算公式为： （2-5）2.5

9、占空比测量模块对于占空比K的测量，可以通过测量正反两个脉宽的计数值来获得。设正脉宽的计数值N1，对负脉宽的计数值为N2，则周期计数值为N1+N2，于是K为： （2-6） 第三章 基于FPGA器件的功能模块电路设计3.1脉冲同步检测电路3.2锁存器3.3乘法器第四章 主要VHDL源程序4.1 等精度频率计测试模块LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY DJDPLJ IS PORT(CHEKF, FINPUT, CHOICE: IN STD_LOGIC; START, CL

10、RTRIG, FSTD, TF: IN STD_LOGIC; SEL: IN STD_LOGIC_VECTOR(2 DOWNTO 0); OO: OUT STD_LOGIC_VECTOR(7 DOWNTO 0); EEND: OUT STD_LOGIC; -CPBZ ENDD: OUT STD_LOGIC); END ENTITY DJDPLJ; ARCHITECTURE ART OF DJDPLJ IS COMPONENT FIN IS -自校/测试频率选择模块例化PORT(CHKF, FIN, CHOIS: IN STD_LOGIC; FOUT: OUT STD_LOGIC); END C

11、OMPONENT FIN; COMPONENT CONTRL IS -测频、周期控制模块例化PORT(FIN, START, CLR, FSD: IN STD_LOGIC; CLK1,EEND, CLK2, CLRC: OUT STD_LOGIC); END COMPONENT CONTRL; COMPONENT CNT IS -计数模块的例化PORT(CLK, CLR: IN STD_LOGIC; Q: OUT STD_LOGIC_VECTOR(31 DOWNTO 0); END COMPONENT CNT ; COMPONENT CONTRL2 IS -测脉宽、占空比控制模块例化PORT(

12、FIN, START, CLR: IN STD_LOGIC; ENDD, PUL: OUT STD_LOGIC); END COMPONENT CONTRL2; COMPONENT GATE IS -计数器二频率切换模块例化PORT(CLK2, FSD, CNL, PUL: IN STD_LOGIC; CLKOUT: OUT STD_LOGIC); END COMPONENT GATE; SIGNAL INCLK: STD_LOGIC; SIGNAL FOUT, CLRC: STD_LOGIC; SIGNAL CLK1, CLK2, CLKOUT, PUL: STD_LOGIC; SIGNAL

13、 Q1, Q2: STD_LOGIC_VECTOR(31 DOWNTO 0); BEGIN OO= Q1(7 DOWNTO 0) WHEN SEL=000 -当SEL输入000时将Q1赋给OO ELSE Q1(15 DOWNTO 8) WHEN SEL=001 ELSE Q1(23 DOWNTO 16) WHEN SEL=010 ELSEQ1(31 DOWNTO 24) WHEN SEL=011 ELSE Q2(7 DOWNTO 0) WHEN SEL=100 ELSE Q2(15 DOWNTO 8) WHEN SEL=101 ELSE Q2(23 DOWNTO 16) WHEN SEL=11

14、0 ELSE Q2(31 DOWNTO 24) WHEN SEL=111 ELSE 00000000; FENPIN: PROCESS(FSTD) IS BEGIN IF FSTDEVENT AND FSTD=1 THEN -由FSTD=1装载新数据 INCLKCHEKF, FIN=FINPUT, CHOIS=CHOICE, FOUT=FOUT); CON: CONTRL PORT MAP(FIN=FOUT, START=START, CLR=CLRTRIG, FSD=INCLK, CLK1=CLK1, EEND=EEND, CLK2=CLK2, CLRC=CLRC); CONT1: CNT

15、PORT MAP(CLK=CLK1, CLR=CLRC, Q=Q1); CONT2: CNT PORT MAP(CLK=CLKOUT, CLR=CLRC, Q=Q2); CON2: CONTRL2 PORT MAP(FIN=FOUT, START=START, CLR=CLRC,PUL=PUL, ENDD=ENDD); GATE1: GATE PORT MAP(CLK2=CLK2, FSD=INCLK, CNL=TF, PUL=PUL, CLKOUT=CLKOUT); END ARCHITECTURE ART 4.2 计数模块LIBRARY IEEE; USE IEEE.STD_LOGIC_1

16、164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT IS PORT(CLK, CLR: IN STD_LOGIC; Q: OUT STD_LOGIC_VECTOR(31 DOWNTO 0); END ENTITY CNT; ARCHITECTURE ART OF CNT IS SIGNAL CNT: STD_LOGIC_VECTOR(31 DOWNTO 0); -定义CNT的数据类型 BEGIN PROCESS(CLK, CLR) ISBEGINIF CLR=1 THEN CNT=000000000000000000000000000000

17、00; -利用IF语句确定CNT的数据ELSIF CLKEVENT AND CLK=1 THEN CNT=CNT+1; END IF; END PROCESS; Q=CNT; -将最后确定的CNT数据赋给Q END ARCHITECTURE ART; 4.3 仿真结果第五章 设计总结参考文献1李芳，基于VHDL的多功能数字频率计的设计，北方工业大学硕士论文，20092潘松，黄继业，EDA技术与VHDL，北京：清华大学出版社，20073包本刚，何怡刚，谭永宏，基于FPGA的全同步数字频率计的设计与实现,测试技术学报，2008,22(2) 4包本刚，基于FPGA的全同步数字频率计的设计，湖南大学硕士论文，20075潘松，王国栋，VHDL使用教程.电子科技大学出版社，2001致谢